ISPD：專家探討8nm節(jié)點技術(shù)挑戰(zhàn)

稍早前，IEEE舉辦的國際物理設(shè)計研討會(ISPD)中，與會專家探討了半導(dǎo)體制造朝 8nm 節(jié)點邁進的可能性。盡管目前有三種相互競爭的工具可用于量產(chǎn)，但未來的發(fā)展道路仍然荊蕀遍布。來自臺積電(TSMC)的研究員 Burn Lin 表示，無論采用這三種方法中的哪一種，都必須先克服微縮到 8nm 設(shè)計規(guī)則的障礙。
這三種方法分別是采用多重圖案(multi-patterning)輔助的193nm浸入式微影技術(shù)；超紫外光(EUV)微影；以及電子束微影(e-beam lithography)。據(jù)Lin表示，浸入式微影已經(jīng)接近真正可實現(xiàn)的階段了，但它仍面臨著不斷上升的成本障礙。EUV在13.5nm波長已經(jīng)證實能用于次20nm設(shè)計規(guī)則，但它需要更好的聚焦機制和可實現(xiàn)更高產(chǎn)出的光源，以克服低于65%的光學反射率問題。而今天，我們已經(jīng)知道電子束能夠用于8nm節(jié)點，但由于它的速度太慢、吞吐量過低，因此被視為最后一個技術(shù)選項。

為了解決電子束的吞吐量問題，Lin表示他們已經(jīng)在KLA-Tencor和Mapper Lithography BV設(shè)備上采用大規(guī)模平行電子束，即同時讓數(shù)千個電子束來加快吞吐量，但目前僅在可靠性、一致性和精確性方面獲得改善。

在今年度的ISPD中，其中一篇最佳論文提名，是來自于臺大教授張耀文(Yao-Wen Chang)帶領(lǐng)的研究團隊，該論文探討了藉由重新排列寫入順序來解決大規(guī)模電子束寫入過程中的過熱問題， 以便更好地控制維度扭曲。

IBM Research的科學家Shayak Banerjee則說明如何在多邊形布局上形塑容差，這對更先進節(jié)點微影技術(shù)將有所助益。他同時說明了運用光罩和布局最佳化來控制這些多邊形的兩種制造方法。


為了向8nm節(jié)點目標邁進，Mapper Lithography公司讓超過10萬個電子光束同時運作╱資料來源：Mapper Lithography

3D架構(gòu)憶阻器

加州大學圣塔巴巴拉分校教授Tim Cheng的論文描述了如何運用3D技術(shù)來實現(xiàn)夢幻半導(dǎo)體──憶阻器(memristor)。

采用混合3D整合技術(shù)，Cheng的記憶體架構(gòu)在密度達每平方公分100,000Gb，以及頻寬達每秒10億Gb的縱橫閂(crossbar)垂直線中夾入憶阻材料(memristive material)。

該設(shè)計的最大挑戰(zhàn)，是必須克服基于縱橫閂元件的細粒維度和晶片介面接腳的失配情況，Cheng已經(jīng)克服了新的3D過孔朝介面接腳方向傾斜的挑戰(zhàn)。

而最佳論文獎則由愛荷華州立大學(Iowa State University)教授Chirs Chu獲得，他提出了一種可在VLSI固定擺置范圍平面規(guī)劃中檢測最佳化電路模組外形的演算法，與之前最先進的技術(shù)相比，其效能可提升10~100倍。

ISPD同時宣布向臺灣清華大學校授劉炯朗(Dave C.L. Liu)致意，他稍早前才獲得了ISPD頒發(fā)的菲爾卡夫曼獎(Phil Kaufman Award)，用以表揚他在VLSI電路物理設(shè)計方面的杰出成就。

編譯： Joy Teng

(參考原文： ISPD: Semiconductors aim for 8-nm node ，by R. Colin Johnson)