Intel 22nm三柵制程與應(yīng)用材料收購Varian事件之間的微妙關(guān)系
[導(dǎo)讀]盡管Intel并不愿意過早透露其22nm 三柵制程的細節(jié)，但這并不能阻止外界對其制程工藝的合理猜測，雖然這些猜測目前還不能100%獲得Intel的肯定。最近Semimd網(wǎng)站的Ed Korczynski就對Intel 22nm三柵制程中鰭漏源極雜質(zhì)摻
盡管Intel并不愿意過早透露其22nm 三柵制程的細節(jié)，但這并不能阻止外界對其制程工藝的合理猜測，雖然這些猜測目前還不能100%獲得Intel的肯定。最近Semimd網(wǎng)站的Ed Korczynski就對Intel 22nm三柵制程中鰭漏源極雜質(zhì)摻雜方法進行了很大膽的推測。
在Intel正式對外公布22nm三柵制程之前，相信大家都聽說過這兩則新聞，一是半導(dǎo)體制造設(shè)備廠商應(yīng)用半導(dǎo)體公司剛好完成了對另一家設(shè)備廠商Varian的收購，后者一直是業(yè)內(nèi)唯一一家推出商用化的等離子體摻雜型（Plasma Doping）離子注入設(shè)備的廠家；另外一則則是應(yīng)用半導(dǎo)體公司今年3月份自己也推出了首款基于共形摻雜（Conformal doping）技術(shù)（即各向同性離子注入）的Centura離子注入機型。雖然兩家公司對這種設(shè)備的叫法不同，但這些設(shè)備的本質(zhì)是相同的，即均是采用基于等離子體的技術(shù)來對半導(dǎo)體器件進行雜質(zhì)摻雜操作，以下我們將這些裝置統(tǒng)稱為等離子體摻雜型設(shè)備（簡稱PLAD）。
應(yīng)用材料公司3月份推出的Centura共形摻雜離子注入機
大家都知道，應(yīng)用材料公司雖然是半導(dǎo)體制造用設(shè)備業(yè)的大廠商，但是過去一直沒有生產(chǎn)可用于離子注入的半導(dǎo)體制造用設(shè)備。而且目前離子注入設(shè)備市場還是以傳統(tǒng)的射束掃描式離子注入設(shè)備（Scanning Beam Line implant,有時簡稱BL tool）為主流，包括Varian自己也是同時在生產(chǎn)BL tool和等離子體摻雜型離子注入兩種機型。那么，是什么讓應(yīng)用材料公司忽然對離子注入設(shè)備，而且是相對冷門的等離子體摻雜型離子注入設(shè)備產(chǎn)生了興趣？
在進一步展開之前，我們首先來了解一下什么是所謂的等離子體摻雜型離子注入設(shè)備？它與傳統(tǒng)的射束掃描式離子注入設(shè)備有什么區(qū)別？
射束掃描式離子注入設(shè)備
1958年，肖特基勢壘二極管的發(fā)明人威廉.肖特基發(fā)明了射束掃描式離子注入設(shè)備，其本質(zhì)是用高能定向離子束將需要摻雜的雜質(zhì)離子射入晶圓內(nèi)部，因為采用射束型設(shè)計，因此摻雜的定向性強（各向異性）。在平面型晶體管中，定向性強的特性并不會帶來問題，但是在垂直型的三柵設(shè)計中，會遇到離子注入陰影區(qū)的問題，導(dǎo)致無法同時完成三柵晶體管中鰭上表面和側(cè)墻的雜質(zhì)摻雜工作，控制摻雜均一度相對困難。
Finfet側(cè)墻摻雜密度控制示意圖
PLAD設(shè)備結(jié)構(gòu)示意圖
PLAD則將晶圓放置在等離子氣體中，將晶圓與電源負極連通，利用電源正負極間的電壓差來驅(qū)動等離子氣體中的正離子撞擊晶圓表面。與射束掃描式離子注入設(shè)備入射角固定不同，由于PLAD中晶圓表面與等離子氣體之間會生成一層貼合晶圓表面外形的正離子殼層(sheath)，其電場方向始終垂直于晶圓表面外形，因此相對容易控制復(fù)雜形狀表面的摻雜濃度均一性。這是PLAD在共形摻雜方面的優(yōu)勢。
雖然在邏輯芯片制造領(lǐng)域比較冷門，但是五年多以來，Varian公司一直在為內(nèi)存芯片廠商供貨等離子體摻雜型離子注入機（簡稱PLAD），這種機型能夠滿足制作內(nèi)存芯片用的雙多晶硅柵離子注入（Dual Poly Gate implant）技術(shù)對注入劑量和注入能量的要求。在實際應(yīng)用中，Varian生產(chǎn)的PLAD離子注入機的效能已經(jīng)得到了充分的證明。不過在IC工業(yè)的其它領(lǐng)域，由于對大批量產(chǎn)品的制造過程采用嚴格的POR（processes of record，類似與汽車業(yè)常用的控制計劃等過程控制手段）方法進行管制，產(chǎn)品生產(chǎn)商要改變制造方法其過程和手續(xù)非常繁瑣，因此人們?nèi)匀辉谑褂脗鹘y(tǒng)的離子束掃描型離子注入設(shè)備（scanning beam-line implant 有時簡稱為BL（Beamline）tool）。
但是，在Intel 22nm三柵制程中，晶體管的溝道和漏源極的位置是位于垂直于硅晶圓表面的鰭上，這樣，由于我們此前的文章中介紹過的離子注入陰影區(qū)的存在，傳統(tǒng)的離子束掃描型離子注入設(shè)備是無法一次完成鰭上漏源極和溝道部位的注入，而且注入的雜質(zhì)濃度還很容易出現(xiàn)鰭上下位置不均一的問題。雖然并不是完全沒有解決辦法，比如大角度摻雜鰭側(cè)壁時將鰭頂部用保護層遮蓋起來，分多次完成離子注入等，但是其工序數(shù)量相對繁多。而PLAD則完成所有外露硅表面的雜質(zhì)均勻注入的過程相對簡潔許多，因此非常適合應(yīng)用在三柵晶體管的制造中。
這一點，在Intel09年2月份注冊的一份有關(guān)三柵晶體管摻雜方法的專利中也提到了，雖然這份專利描述的摻雜技術(shù)還是使用傳統(tǒng)的離子束掃描型離子注入+鰭頂部保護層的方法，但是專利中同時寫道：“作為另外一種變通的方法，可以使用PLAD技術(shù)來同時對鰭側(cè)壁進行摻雜?！?br>
Intel09年注冊的某份與三柵晶體管制造方法有關(guān)的專利中對PLAD的描述
另外一方面，Intel自己也承認22nm 三柵制程的成本相比22nm平面型晶體管制程的量產(chǎn)成本要高2-3%左右。在這種情況下，Intel控制成本的唯一手段就是使用等離子摻雜型離子注入設(shè)備。根據(jù)以前幾次IEDM會議上發(fā)布的文件顯示，大部分制作Finfet采用的工藝和材料都可以保持與傳統(tǒng)平面型晶體管一致，包括制造HKMG柵極的工藝和材料。然而，目前來看至少Finfet和三柵技術(shù)在晶體管幾何形狀方面的變化，便意味著硅應(yīng)變技術(shù)的實現(xiàn)需要采用新的材料和工藝來實現(xiàn)。而更多有關(guān)Intel 22nm三柵技術(shù)的制程細節(jié)，恐怕要等到明年的某個時候Intel才會公布出來，我們也只好耐心等待了。
ps：在解釋雙多晶硅柵離子注入（Dual Poly Gate implant）技術(shù)之前，我們首先要介紹一下什么是下圖中所說的就地摻雜（In-situ doping）：
多晶硅柵摻雜雜質(zhì)的方法主要有三種，一種是擴散法，第二種是離子注入法，第三種則是就地摻雜法。
擴散法首先淀積不含雜質(zhì)的多晶硅柵，然后再淀積一層內(nèi)含雜質(zhì)的膜層，最后加熱至900-1000度，加速雜質(zhì)從玻璃膜中擴散到多晶硅柵中的速度；
離子注入法同樣首先淀積不含雜質(zhì)的多晶硅柵，然后分兩次分別將N型和P型雜質(zhì)轟擊到多晶硅中，分別形成N型多晶硅柵和P型多晶硅柵，最后再高溫退火激活注入的雜質(zhì)。這里由于普通的離子束掃描型（ scanning beam-line implant 有時簡稱為BL（Beamline） tool或者II）離子注入法在射束能量較低的情況下其所能摻雜的雜質(zhì)數(shù)量有限（因離子束掃描法若射束能量太低則無法完美實現(xiàn)高濃度摻雜），因此無法在N型多晶硅的基礎(chǔ)上按要求將目標(biāo)倒摻雜為濃度較高的P型多晶硅，故只能分兩次分別將不含雜質(zhì)的多晶硅摻雜為N型和P型，這樣完成摻雜所需的步驟就顯得較為繁多。[!--empirenews.page--]
就地摻雜是在淀積多晶硅柵的同時向淀積用氣體中直接加入N型或P型雜質(zhì)，這樣淀積后就可以直接形成N型或者P型多晶硅，當(dāng)然這種技術(shù)只能淀積N型或P型一種多晶硅。
雙多晶硅柵離子注入工藝
了解了就地摻雜的原理和普通離子束掃描型離子注入法劑量的限制之后，就很好理解利用PLAD實現(xiàn)雙多晶硅柵離子注入工藝的過程了。如上面的圖所示，首先利用就地摻雜淀積N型多晶硅柵，然后用光阻膠覆蓋N型多晶硅柵，露出需要進行P+倒摻雜的N+多晶硅柵區(qū)，最后利用PLAD低能量大劑量的優(yōu)勢直接將N+多晶硅柵倒摻雜為P+多晶硅柵。對比上面的普通離子注入方法，雙多晶硅柵離子注入法的工序數(shù)量明顯減少。與上面提到的共形摻雜情況不同，這種應(yīng)用屬于PLAD在超淺結(jié)類應(yīng)用中的優(yōu)勢。
CNBeta編譯
原文：semimd
在Intel正式對外公布22nm三柵制程之前，相信大家都聽說過這兩則新聞，一是半導(dǎo)體制造設(shè)備廠商應(yīng)用半導(dǎo)體公司剛好完成了對另一家設(shè)備廠商Varian的收購，后者一直是業(yè)內(nèi)唯一一家推出商用化的等離子體摻雜型（Plasma Doping）離子注入設(shè)備的廠家；另外一則則是應(yīng)用半導(dǎo)體公司今年3月份自己也推出了首款基于共形摻雜（Conformal doping）技術(shù)（即各向同性離子注入）的Centura離子注入機型。雖然兩家公司對這種設(shè)備的叫法不同，但這些設(shè)備的本質(zhì)是相同的，即均是采用基于等離子體的技術(shù)來對半導(dǎo)體器件進行雜質(zhì)摻雜操作，以下我們將這些裝置統(tǒng)稱為等離子體摻雜型設(shè)備（簡稱PLAD）。
應(yīng)用材料公司3月份推出的Centura共形摻雜離子注入機
大家都知道，應(yīng)用材料公司雖然是半導(dǎo)體制造用設(shè)備業(yè)的大廠商，但是過去一直沒有生產(chǎn)可用于離子注入的半導(dǎo)體制造用設(shè)備。而且目前離子注入設(shè)備市場還是以傳統(tǒng)的射束掃描式離子注入設(shè)備（Scanning Beam Line implant,有時簡稱BL tool）為主流，包括Varian自己也是同時在生產(chǎn)BL tool和等離子體摻雜型離子注入兩種機型。那么，是什么讓應(yīng)用材料公司忽然對離子注入設(shè)備，而且是相對冷門的等離子體摻雜型離子注入設(shè)備產(chǎn)生了興趣？
在進一步展開之前，我們首先來了解一下什么是所謂的等離子體摻雜型離子注入設(shè)備？它與傳統(tǒng)的射束掃描式離子注入設(shè)備有什么區(qū)別？
射束掃描式離子注入設(shè)備
1958年，肖特基勢壘二極管的發(fā)明人威廉.肖特基發(fā)明了射束掃描式離子注入設(shè)備，其本質(zhì)是用高能定向離子束將需要摻雜的雜質(zhì)離子射入晶圓內(nèi)部，因為采用射束型設(shè)計，因此摻雜的定向性強（各向異性）。在平面型晶體管中，定向性強的特性并不會帶來問題，但是在垂直型的三柵設(shè)計中，會遇到離子注入陰影區(qū)的問題，導(dǎo)致無法同時完成三柵晶體管中鰭上表面和側(cè)墻的雜質(zhì)摻雜工作，控制摻雜均一度相對困難。
Finfet側(cè)墻摻雜密度控制示意圖
PLAD設(shè)備結(jié)構(gòu)示意圖
PLAD則將晶圓放置在等離子氣體中，將晶圓與電源負極連通，利用電源正負極間的電壓差來驅(qū)動等離子氣體中的正離子撞擊晶圓表面。與射束掃描式離子注入設(shè)備入射角固定不同，由于PLAD中晶圓表面與等離子氣體之間會生成一層貼合晶圓表面外形的正離子殼層(sheath)，其電場方向始終垂直于晶圓表面外形，因此相對容易控制復(fù)雜形狀表面的摻雜濃度均一性。這是PLAD在共形摻雜方面的優(yōu)勢。
雖然在邏輯芯片制造領(lǐng)域比較冷門，但是五年多以來，Varian公司一直在為內(nèi)存芯片廠商供貨等離子體摻雜型離子注入機（簡稱PLAD），這種機型能夠滿足制作內(nèi)存芯片用的雙多晶硅柵離子注入（Dual Poly Gate implant）技術(shù)對注入劑量和注入能量的要求。在實際應(yīng)用中，Varian生產(chǎn)的PLAD離子注入機的效能已經(jīng)得到了充分的證明。不過在IC工業(yè)的其它領(lǐng)域，由于對大批量產(chǎn)品的制造過程采用嚴格的POR（processes of record，類似與汽車業(yè)常用的控制計劃等過程控制手段）方法進行管制，產(chǎn)品生產(chǎn)商要改變制造方法其過程和手續(xù)非常繁瑣，因此人們?nèi)匀辉谑褂脗鹘y(tǒng)的離子束掃描型離子注入設(shè)備（scanning beam-line implant 有時簡稱為BL（Beamline）tool）。
但是，在Intel 22nm三柵制程中，晶體管的溝道和漏源極的位置是位于垂直于硅晶圓表面的鰭上，這樣，由于我們此前的文章中介紹過的離子注入陰影區(qū)的存在，傳統(tǒng)的離子束掃描型離子注入設(shè)備是無法一次完成鰭上漏源極和溝道部位的注入，而且注入的雜質(zhì)濃度還很容易出現(xiàn)鰭上下位置不均一的問題。雖然并不是完全沒有解決辦法，比如大角度摻雜鰭側(cè)壁時將鰭頂部用保護層遮蓋起來，分多次完成離子注入等，但是其工序數(shù)量相對繁多。而PLAD則完成所有外露硅表面的雜質(zhì)均勻注入的過程相對簡潔許多，因此非常適合應(yīng)用在三柵晶體管的制造中。
這一點，在Intel09年2月份注冊的一份有關(guān)三柵晶體管摻雜方法的專利中也提到了，雖然這份專利描述的摻雜技術(shù)還是使用傳統(tǒng)的離子束掃描型離子注入+鰭頂部保護層的方法，但是專利中同時寫道：“作為另外一種變通的方法，可以使用PLAD技術(shù)來同時對鰭側(cè)壁進行摻雜?！?br>
Intel09年注冊的某份與三柵晶體管制造方法有關(guān)的專利中對PLAD的描述
另外一方面，Intel自己也承認22nm 三柵制程的成本相比22nm平面型晶體管制程的量產(chǎn)成本要高2-3%左右。在這種情況下，Intel控制成本的唯一手段就是使用等離子摻雜型離子注入設(shè)備。根據(jù)以前幾次IEDM會議上發(fā)布的文件顯示，大部分制作Finfet采用的工藝和材料都可以保持與傳統(tǒng)平面型晶體管一致，包括制造HKMG柵極的工藝和材料。然而，目前來看至少Finfet和三柵技術(shù)在晶體管幾何形狀方面的變化，便意味著硅應(yīng)變技術(shù)的實現(xiàn)需要采用新的材料和工藝來實現(xiàn)。而更多有關(guān)Intel 22nm三柵技術(shù)的制程細節(jié)，恐怕要等到明年的某個時候Intel才會公布出來，我們也只好耐心等待了。
ps：在解釋雙多晶硅柵離子注入（Dual Poly Gate implant）技術(shù)之前，我們首先要介紹一下什么是下圖中所說的就地摻雜（In-situ doping）：
多晶硅柵摻雜雜質(zhì)的方法主要有三種，一種是擴散法，第二種是離子注入法，第三種則是就地摻雜法。
擴散法首先淀積不含雜質(zhì)的多晶硅柵，然后再淀積一層內(nèi)含雜質(zhì)的膜層，最后加熱至900-1000度，加速雜質(zhì)從玻璃膜中擴散到多晶硅柵中的速度；
離子注入法同樣首先淀積不含雜質(zhì)的多晶硅柵，然后分兩次分別將N型和P型雜質(zhì)轟擊到多晶硅中，分別形成N型多晶硅柵和P型多晶硅柵，最后再高溫退火激活注入的雜質(zhì)。這里由于普通的離子束掃描型（ scanning beam-line implant 有時簡稱為BL（Beamline） tool或者II）離子注入法在射束能量較低的情況下其所能摻雜的雜質(zhì)數(shù)量有限（因離子束掃描法若射束能量太低則無法完美實現(xiàn)高濃度摻雜），因此無法在N型多晶硅的基礎(chǔ)上按要求將目標(biāo)倒摻雜為濃度較高的P型多晶硅，故只能分兩次分別將不含雜質(zhì)的多晶硅摻雜為N型和P型，這樣完成摻雜所需的步驟就顯得較為繁多。[!--empirenews.page--]
就地摻雜是在淀積多晶硅柵的同時向淀積用氣體中直接加入N型或P型雜質(zhì)，這樣淀積后就可以直接形成N型或者P型多晶硅，當(dāng)然這種技術(shù)只能淀積N型或P型一種多晶硅。
雙多晶硅柵離子注入工藝
了解了就地摻雜的原理和普通離子束掃描型離子注入法劑量的限制之后，就很好理解利用PLAD實現(xiàn)雙多晶硅柵離子注入工藝的過程了。如上面的圖所示，首先利用就地摻雜淀積N型多晶硅柵，然后用光阻膠覆蓋N型多晶硅柵，露出需要進行P+倒摻雜的N+多晶硅柵區(qū)，最后利用PLAD低能量大劑量的優(yōu)勢直接將N+多晶硅柵倒摻雜為P+多晶硅柵。對比上面的普通離子注入方法，雙多晶硅柵離子注入法的工序數(shù)量明顯減少。與上面提到的共形摻雜情況不同，這種應(yīng)用屬于PLAD在超淺結(jié)類應(yīng)用中的優(yōu)勢。
CNBeta編譯
原文：semimd
下載文檔
