下一代移動(dòng)存儲(chǔ)器規(guī)格LPDDR4最快明年出爐

正如同其前一代規(guī)格，下一代行動(dòng)記憶體標(biāo)準(zhǔn)(Low Power Memory Device Standard，低功耗記憶體元件標(biāo)準(zhǔn)) LPDDR4 的目標(biāo)是將資料速率提高一倍的同時(shí)也將功耗減半；但記憶體介面標(biāo)準(zhǔn)組織 JEDEC 恐怕要到 2014年才會(huì)公布其第一版規(guī)格內(nèi)容；至于 LPDDR3 目前仍在努力擴(kuò)大市場(chǎng)，目前大多數(shù)行動(dòng)裝置(包括智慧型手機(jī)與平板電腦)，仍僅支援LPDDR2。

JEDEC 的JC-42.6低功耗記憶體標(biāo)準(zhǔn)小組委員會(huì)主席Hung Vuong表示，該組織正在進(jìn)行LPDDR4標(biāo)準(zhǔn)擬定的最后階段，目標(biāo)是在明年正式公布。而JEDEC也在 8月公布了更新版的LPDDR3規(guī)格(2012年第一季首度發(fā)表)，可支援2,133 Mbit/s的資料速率。

LPDDR3 包括寫入均衡(write-leveling)以及指令/定址訓(xùn)練(command/address training)等主要功能，讓記憶體控制器能在補(bǔ)償訊號(hào)扭曲(signal skew)的同時(shí)，確定資料輸入建立以及達(dá)到時(shí)間上(以及指令與定址輸入時(shí)間)的要求。

選擇性晶片內(nèi)部中斷電阻(on-die termination)，提供LPDDR3資料通道一個(gè)輕中斷功能，以改善高速信令并將對(duì)功耗、系統(tǒng)運(yùn)作與接腳數(shù)(pin count)的沖擊降到最??；此外LPDDR3配備了低I/O電容。

SK Hynix 的8Gb LPDDR3記憶體模組

「LPDDR3的挑戰(zhàn)是產(chǎn)品上市時(shí)程；」Vuong表示，在LPDDR3規(guī)格于2011年著手訂定之前，LPDDR2從公布到產(chǎn)品上市的時(shí)間花了三年。而針對(duì)LPDDR4，JEDEC的目標(biāo)是將LPDDR3的資料速率提高一倍、達(dá)到3,200 Mbit/s，同時(shí)將功耗降低50%；目前標(biāo)準(zhǔn)小組的挑戰(zhàn)就在于如何降低功耗，并且需要考量到架構(gòu)、信令與電壓的改變。

Vuong指出，除了資料速率與功耗的改善，元件與系統(tǒng)制造商還需要知道LPDDR4的三件事情；第一是架構(gòu)的改變，LPDDR4裸晶目前在結(jié)構(gòu)上是一個(gè)兩通道x16 DRAM：「這種架構(gòu)的目的是改善時(shí)序收斂(timing closure)，并降低內(nèi)部DRAM裸晶的功率?！?BR>
互連介面也有所改變，LPDDR4的新信令規(guī)格采用低電壓擺幅中斷邏輯(low-voltage swing terminated logic)，最大可配置中斷電阻為350 mVpp；此外加入了資料匯流排轉(zhuǎn)換反向(data bus inversion)，以改善訊號(hào)的完整性。第三個(gè)大改變是LPDDR4的運(yùn)作電壓為1.1 V，不過未來可根據(jù)需要選擇轉(zhuǎn)向1.0 V。

「我們的目標(biāo)是將頻寬性能提升一倍，此外也更嚴(yán)謹(jǐn)?shù)乜创娫词褂媚Ｊ?；」美?Micron)架構(gòu)開發(fā)總監(jiān)、JC-42.6小組成員Dan Skinner表示，對(duì)行動(dòng)系統(tǒng)來說，功耗永遠(yuǎn)是記憶體架構(gòu)開發(fā)的優(yōu)先考量，但對(duì)PC與伺服器記憶體來說，功耗的重要性遠(yuǎn)不及成本與性能(這方面隨著資料中心的節(jié)能趨勢(shì)其實(shí)也有所改變)。

此外，由于電池的外觀通常是不會(huì)改變，因此也讓記憶體設(shè)計(jì)必須強(qiáng)調(diào)功耗問題，也亟需要有所改善。Skinner表示，目前他們有最小的性能目標(biāo)：「一旦該性能水準(zhǔn)已經(jīng)達(dá)成，在最佳功耗上達(dá)到該水準(zhǔn)將會(huì)是第一優(yōu)先?！?BR>
Vuong 表示，LPDDR4規(guī)格的發(fā)表日期尚未確定，JEDEC JC-42.6小組仍在努力中，且也不排除將資料速率提升至4,266 Mbit/s。