思源ProtoLink可將FPGA原型板調(diào)試時間縮短一半

ProtoLink的誕生

對于大型SoC的系統(tǒng)級驗(yàn)證而言，FPGA原型板是高性價比的快速驗(yàn)證平臺。思源科技股份有限公司(SpringSoft)資深處長茅華指出：“當(dāng)需要對大型SoC做軟硬件協(xié)同驗(yàn)證時，你可以選擇服務(wù)器或工作站平臺進(jìn)行模擬驗(yàn)證，但這種方式的缺點(diǎn)是太慢。你也可選擇購買商業(yè)級仿真器進(jìn)行協(xié)同驗(yàn)證，但這種方式的缺點(diǎn)是太貴。對大多數(shù)用戶而言，最理想的高性價比驗(yàn)證平臺就是FPGA原型板?！?BR>
原型板盡管由于速度快和成本低廉，已被廣泛運(yùn)用來驗(yàn)證關(guān)鍵SoC設(shè)計(jì)模塊或整套系統(tǒng)是否正確運(yùn)作。不過，F(xiàn)PGA原型板向來設(shè)置不易，且缺乏設(shè)計(jì)能見度，因此在研發(fā)過程中，F(xiàn)PGA板配置工作經(jīng)常延誤，或局限于使用在開發(fā)階段的后期。

此外，市場上現(xiàn)有的FPGA原型板調(diào)試解決方案不能滿足設(shè)計(jì)比較復(fù)雜的SoC調(diào)試需要。例如，茅華說：“為了調(diào)試其大型FPGA，Xilinx推出了一款名為ChipScope的調(diào)試工具，但它只能用于調(diào)試比較簡單的設(shè)計(jì)，原因在于這款工具利用FPGA內(nèi)部一部分存儲器資源來存儲內(nèi)部驗(yàn)證信息，隨著當(dāng)今客戶設(shè)計(jì)占據(jù)的FPGA空間越來越大，F(xiàn)PGA內(nèi)部已不可能拿出足夠多的存儲器資源來存儲足夠多的驗(yàn)證信息?！?BR>
為了解決當(dāng)前FPGA原型板調(diào)試市場上存在的這一問題，SpringSoft 最近發(fā)布了一款新工具ProtoLink Probe Visualizer，這款產(chǎn)品可以將FPGA中SoC設(shè)計(jì)的數(shù)千個信號儲存幾百萬個頻率周期，從而能夠大幅提升實(shí)時設(shè)計(jì)能見度。此外，ProtoLink Probe Visualizer還可以搭配領(lǐng)先業(yè)界的Verdi HDL偵錯平臺，這不僅能夠縮短預(yù)制或定制設(shè)計(jì)原型板的驗(yàn)證時間，而且還能夠提高FPGA原型板的投資回報(bào)率而將其運(yùn)用在系統(tǒng)級芯片(SoC)設(shè)計(jì)的早期檢驗(yàn)階段。

高管引言

茅華指出：“對SoC客戶而言，ProtoLink Probe Visualizer一個很大的優(yōu)勢就是允許他們在FPGA原型板上進(jìn)行早期調(diào)試。在傳統(tǒng)的FPGA原型板調(diào)試流程中，客戶不僅只能看到有限頻率周期內(nèi)的十幾個信號，而且每發(fā)出一個ECO到RTL設(shè)計(jì)中去增加檢測信號或做其它修改時，周轉(zhuǎn)時間需要一天，迫使客戶只能在SoC設(shè)計(jì)后期才能做FPGA原型板驗(yàn)證。而有了Probe Visualizer工具之后，客戶不僅可同時在幾百萬個頻率周期上看1千個信號，而且可將信號的RTL級與門級對應(yīng)起來，這使得一個ECO所需的周轉(zhuǎn)時間只需半小時就夠了，從而允許客戶在SoC設(shè)計(jì)早期就可進(jìn)行FPGA原型板驗(yàn)證，大大加快SoC設(shè)計(jì)周期?！?BR>
ProtoLink Probe Visualizer能夠通過迅速的探針ECO(probe ECO)流程，輕松地新增/改變信號，同時運(yùn)用SpringSoft的Verdi自動化偵錯系統(tǒng)，加速RTL級的設(shè)計(jì)偵錯操作，解決了上述窘境。

“隨著FPGA的容量與效能益趨龐大且出色，越來越多的企業(yè)轉(zhuǎn)用FPGA原型方法進(jìn)行系統(tǒng)層驗(yàn)證工作。然而，設(shè)計(jì)復(fù)雜性與偵錯能力仍是妨礙原型配置的關(guān)鍵因素?！盨pringSoft驗(yàn)證技術(shù)與產(chǎn)品事業(yè)群副總經(jīng)理許有進(jìn)博士表示：“ProtoLink Probe Visualizer減輕原型研發(fā)人員與SoC 團(tuán)隊(duì)沉重的驗(yàn)證負(fù)擔(dān)。這款產(chǎn)品使用以軟件為基礎(chǔ)的直覺式方法，達(dá)到高水平的設(shè)計(jì)能見度；從早期RTL設(shè)計(jì)時間到最后的設(shè)計(jì)實(shí)現(xiàn)階段，協(xié)助您更輕松地進(jìn)行原型板偵錯工作?！?BR>
臺灣工業(yè)技術(shù)研究院資通所吳文慶組長表示：“考慮到多核處理器SoC設(shè)計(jì)的復(fù)雜性，由于設(shè)計(jì)能見度不佳、偵錯周期冗長且需要不斷地重復(fù)工作才能夠變更探測信號(probe)，成本所費(fèi)不貲，因此采用傳統(tǒng)FPGA原型板偵錯流程是不符實(shí)際的作法。ProtoLink Probe讓我們能夠運(yùn)用更靈活的FPGA驗(yàn)證方法，并且在原型板上使用Verdi調(diào)試程序。初步成果讓我們信心大增，期待能夠?qū)⑦@種實(shí)時能見度以及更迅速的偵錯優(yōu)勢，運(yùn)用在更多系統(tǒng)原型上?！?BR>
能見度更高、偵錯更迅速

Probe Visualizer 協(xié)助用戶增加探測信號的數(shù)量，從數(shù)十個增加至數(shù)千個，能儲存探測信號數(shù)據(jù)長達(dá)數(shù)百萬的頻率周期，并且只需幾分鐘時間即可新增或變更探測信號，不需要重復(fù)進(jìn)行冗長的設(shè)置流程。您也可依據(jù)需求配置SpringSoft的Siloti能見度自動增強(qiáng)系統(tǒng)，決定需要觀測的最小信號組數(shù)量，達(dá)到最佳的設(shè)計(jì)能見度。探測信號數(shù)據(jù)會儲存并上傳至SpringSoft的 Fast Signal Database(FSDB)中，供偵錯工作使用。

Probe Visualizer 與SpringSoft Verdi HDL 偵錯平臺密切整合，只需一次設(shè)計(jì)編譯操作，即可使用Verdi系統(tǒng)的進(jìn)階具體化與自動追蹤功能。工程師可以跨多個 FPGA 檢視波形，進(jìn)而分析設(shè)計(jì)行為，并且在他們最熟悉的RTL代碼環(huán)境中找出錯誤的原因；與傳統(tǒng)方法相比較，偵錯時間大幅縮短一半。在需要時，只要由Verdi環(huán)境將額外的探測信號拖曳至Probe Visualizer即可快速看到結(jié)果。由于可使用Probe Visualizer 通過整合式版本管理系統(tǒng)來追蹤探測ECO，因此在偵錯過程中，也能夠依照需求迅速追溯至特定的版本。

功能齊備，操作便捷

Probe Visualizer 可在一般工程工作站上執(zhí)行，其中整合了軟件、硬件以及特定 IP，來執(zhí)行 FPGA 設(shè)置操作、探測信號調(diào)校與接口工作。軟件能夠?qū)㈩A(yù)先分塊（partition）的 FPGA 設(shè)置流程自動化，并且在每一個FPGA內(nèi)植入小型soft IP 區(qū)塊，以萃取預(yù)先選定的探測信號。而硬件接口套件提供一切工作所需，將執(zhí)行 Probe Visualizer 軟件的工作站鏈接至原型板。其中包括定制的 ProtoLink 適配卡，可連結(jié)至 FPGA 原型板上常見的J連接器或Mictor 連接器；以及將適配卡鏈接至工作站的高速光纖信道。適配卡具備內(nèi)建探測信號內(nèi)存 (Probe Memory)，可儲存所有探測數(shù)據(jù)，絕不占用 FPGA 資源。

補(bǔ)充閱讀：日本VDEC采用SpringSoft VERDI偵錯軟件

日本VLSI設(shè)計(jì)教育中心(VDEC)將提供SpringSoft的Verdi自動化偵錯系統(tǒng)給日本的國立大學(xué)、公立大學(xué)、私立大學(xué)與學(xué)院，作為教育用途。VDEC是VLSI(超大規(guī)模集成電路)技術(shù)教育中心，以提升日本半導(dǎo)體產(chǎn)業(yè)VLSI設(shè)計(jì)教育及支持VLSI芯片制造為宗旨。

VDEC在2010年4月經(jīng)過審慎評估之后，選擇了Verdi偵錯系統(tǒng)。主要決策關(guān)鍵在于SpringSoft屢獲嘉獎的偵錯系統(tǒng)具備高效能、使用方便且為業(yè)界廣泛采用。VDEC將部署Verdi系統(tǒng)的偵錯自動化與分析功能，以提升該機(jī)構(gòu)的研發(fā)效率。Verdi軟件將成為VDEC數(shù)字電路設(shè)計(jì)的標(biāo)準(zhǔn)偵錯平臺，并且運(yùn)用于EDA技術(shù)課程、大學(xué)的研究與實(shí)習(xí)，以及VDEC實(shí)驗(yàn)室舉辦的教育訓(xùn)練課程。[!--empirenews.page--]

東京大學(xué)VDEC主任Kunihiro Asada教授表示：“Verdi的深度與廣度令我們印象深刻。除方便好用之外，也毫無部署障礙，能夠與我們在VDEC所使用的電路圖、仿真與合成工具緊密結(jié)合。而且，Verdi提供許多先進(jìn)功能，不僅是重要的教育工具，也是VDEC數(shù)字電路設(shè)計(jì)的首選調(diào)試程序。”

Verdi自動化偵錯系統(tǒng)是SpringSoft調(diào)試程序系列的先進(jìn)旗艦產(chǎn)品，透過將理解復(fù)雜的IC與SoC設(shè)計(jì)運(yùn)作的過程自動化，而使偵錯時間縮短一半，在不熟悉的設(shè)計(jì)組件或第三方智能財(cái)產(chǎn)方面尤其實(shí)用。這套全功能的系統(tǒng)運(yùn)用專屬分析引擎，使長時間特性追蹤的工作自動化，提供威力強(qiáng)大的設(shè)計(jì)視野，并且有助于分析因果關(guān)系，更運(yùn)用專利技術(shù)來揭露功能運(yùn)作，以及設(shè)計(jì)、斷言和系統(tǒng)testbench之間的互動。