Cadence劉國軍：65nm及以下芯片設(shè)計要破傳統(tǒng)
[導(dǎo)讀]幾年前，65nm芯片設(shè)計項目已經(jīng)在中國陸續(xù)開展起來。中國芯片設(shè)計企業(yè)已逐步具備65nm芯片的設(shè)計能力。同時，由于65nm與以往更大特征尺寸的設(shè)計項目確實有很大不同，因此，對一些重要環(huán)節(jié)需要產(chǎn)業(yè)上下游共同關(guān)注。
幾年前，65nm芯片設(shè)計項目已經(jīng)在中國陸續(xù)開展起來。中國芯片設(shè)計企業(yè)已逐步具備65nm芯片的設(shè)計能力。同時，由于65nm與以往更大特征尺寸的設(shè)計項目確實有很大不同，因此，對一些重要環(huán)節(jié)需要產(chǎn)業(yè)上下游共同關(guān)注。
關(guān)注一 如何確保IP質(zhì)量
雖然IP問題與65nm芯片設(shè)計并不直接相關(guān)，由于他們的一些客戶在實際設(shè)計項目中遇到的比較大的問題之一就是IP質(zhì)量問題，因此應(yīng)該引起業(yè)界的關(guān)注。
隨著芯片設(shè)計采用更先進(jìn)的工藝技術(shù)，芯片規(guī)模越來越大，對IP的需求越來越多。
目前不同IP來源，不同代工廠，如何集成和驗證IP，特別是驗證IP的質(zhì)量，成為大規(guī)模SoC設(shè)計中一個越來越重要的問題。如果IP的性能沒有達(dá)到SPEC上所描述的那樣，就會影響整個SoC的性能，導(dǎo)致客戶必須重新設(shè)計，給客戶帶來很大的損失。在這種狀況下，產(chǎn)業(yè)界需要重點解決幾個問題：一是指定晶圓代工廠如何驗證IP，了解它的可靠性。二是如何了解IP的質(zhì)量。
為此， Cadence初創(chuàng)了Cadence Open Integration Plat-form平臺概念。該平臺包含了IP驗證和質(zhì)量認(rèn)證等技術(shù)手段，更為重要的是，通過該平臺，Cadence一批富有經(jīng)驗的技術(shù)人員可以針對如何應(yīng)用好IP、如何集成IP、檢測IP質(zhì)量等相關(guān)問題為客戶提供咨詢。同時，Cadence也會提供IP設(shè)計的相關(guān)服務(wù)。賣IP不像賣一般商品那樣，IP一定要包含相關(guān)的環(huán)境和能力，特別是技術(shù)支持和服務(wù)的能力。而Cadence的做法恰好比較全面地解決了與IP相關(guān)的問題。
關(guān)注二 如何實現(xiàn)軟硬件協(xié)同驗證
隨著芯片規(guī)模的增大，驗證工作已經(jīng)占據(jù)芯片設(shè)計的主導(dǎo)位置。一些業(yè)內(nèi)統(tǒng)計指出，目前芯片驗證已占據(jù)芯片設(shè)計工作量的70%。與此同時，由于SoC或復(fù)雜芯片設(shè)計的過程中，軟件設(shè)計工作量增長的速度要比硬件快得多，因此，芯片驗證已經(jīng)不單單是傳統(tǒng)意義上硬件設(shè)計相關(guān)邏輯仿真和時序驗證，而是軟硬件協(xié)同驗證。
Cadence是芯片驗證工具的發(fā)明公司。而隨著軟硬件協(xié)同驗證的發(fā)展趨勢，Cadence也提供了將硬件仿真器、軟硬件協(xié)同驗證平臺以及軟件仿真器合在一起來實現(xiàn)復(fù)雜SoC驗證的方法。Cadence Incisive Palladium和Xtreme Ⅲ系統(tǒng)級驗證平臺，可以在硬件驗證的過程中，允許芯片企業(yè)同時做軟件的開發(fā)，從而加速系統(tǒng)級開發(fā)的速度。如果在5年前，一些設(shè)計企業(yè)還可以采用人工的方法或購買更多的工作站來進(jìn)行芯片設(shè)計的驗證，到今天，芯片的設(shè)計復(fù)雜度使他們已經(jīng)沒有辦法規(guī)避了。去年，中科院計算所就采用了Cadence Incisive XtremeⅢ系統(tǒng)，加速了其下一代6400萬門以上“龍芯3號”高級多核處理器RTL設(shè)計和驗證流程的開發(fā)。
關(guān)注三 C語言進(jìn)行芯片設(shè)計逐步實用化
直到今天，芯片設(shè)計一直都采用硬件描述語言，但這種低級語言與C語言等高級語言相比，仿真速度較慢。為此，在芯片設(shè)計業(yè)早已對C語言提出需求，各家EDA工具企業(yè)在10多年前就開始研發(fā)相關(guān)的技術(shù)。Cadence也在那時提出高級語言設(shè)計走向芯片的概念，但直到幾年前還沒能走向?qū)嵱?。不過，近兩年C語言走向芯片設(shè)計已經(jīng)有了很大進(jìn)展，EDA工具企業(yè)對C語言走向RTL的優(yōu)化工作已經(jīng)做得相當(dāng)好了，能夠達(dá)到人工的水平。Cadence的C-to-Silicon編譯器在日本的某些公司已開始應(yīng)用。而且，最新的消息，卡西歐采用CadenceC-to-Silicon編譯器用于高級綜合已經(jīng)完成設(shè)計，這讓業(yè)界看到了采用C語言進(jìn)行芯片設(shè)計的希望。如果C語言能夠設(shè)計芯片，也會使軟硬件協(xié)同設(shè)計和驗證變得方便。
這幾年，C語言設(shè)計芯片可能會逐步走向現(xiàn)實。為此，Cadence已經(jīng)在中國開始逐步推廣C-to-Silicon的相關(guān)技術(shù)。不過，與一般的軟件設(shè)計不同，應(yīng)用C-to-Silicon需要設(shè)計工程師具備C語言和芯片設(shè)計的雙重經(jīng)驗，這對工程師也提出了新的要求。
關(guān)注四 低功耗設(shè)計要從RTL開始
因為眾所周知的漏電流問題，65nm及以下芯片設(shè)計要解決的關(guān)鍵問題之一就是功耗。在低功耗設(shè)計理念上，真正的低功耗設(shè)計從RTL就應(yīng)該開始，這一點非常關(guān)鍵。從前端就開始優(yōu)化的效果與到后端才開始優(yōu)化是非常不同的。如果等到芯片實現(xiàn)的時候再考慮功耗優(yōu)化問題，那么所能降低功耗的程度就很有限了。而從前端設(shè)計就開始考慮功耗優(yōu)化，那么到了后端，這種效果就會成倍地顯現(xiàn)出來。在這一理念之下，Cadence建立了完整的低功耗設(shè)計流程，在每個環(huán)節(jié)都提供低功耗的設(shè)計方法和工具。而Cadence的低功耗驗證流程，在邏輯和實現(xiàn)等環(huán)節(jié)都要考慮功耗問題。目前這一設(shè)計流程在移動設(shè)備芯片的設(shè)計上獲得成功。
關(guān)注五 數(shù)?；旌显O(shè)計應(yīng)統(tǒng)一數(shù)據(jù)庫
芯片設(shè)計經(jīng)歷了起初針對分立器件的小型全定制設(shè)計、小規(guī)模數(shù)字設(shè)計以及大規(guī)模數(shù)字設(shè)計等幾個階段。曾經(jīng)有一個時期，數(shù)字設(shè)計是業(yè)界的關(guān)注點，但現(xiàn)在SoC設(shè)計使數(shù)?；旌显O(shè)計變得越來越重要。
數(shù)?；旌显O(shè)計的趨勢之一就是把大規(guī)模數(shù)字電路設(shè)計與模擬電路設(shè)計放在同一個數(shù)據(jù)庫中進(jìn)行，而且這個數(shù)據(jù)庫要涵蓋前端和后端。而Cadence也已經(jīng)把Virtu-oso全定制數(shù)?；旌显O(shè)計平臺與Encounter大規(guī)模數(shù)字電路設(shè)計平臺合在一起，采用一個統(tǒng)一的數(shù)據(jù)庫，使模擬電路與大規(guī)模數(shù)字電路可以實現(xiàn)交互設(shè)計。這個統(tǒng)一的數(shù)據(jù)庫名為OpenAccess，Cadence把它開放給業(yè)界。
關(guān)注六 芯片設(shè)計過程要考慮DFM
在65nm芯片設(shè)計之前，可制造性設(shè)計(DFM)不需要設(shè)計企業(yè)考慮，那是晶圓代工廠要考慮的問題；在65nm之后，芯片設(shè)計企業(yè)也不得不考慮可制造性設(shè)計了。這是一個重要的趨勢?？芍圃煨栽O(shè)計，其中就包括芯片企業(yè)需要建一些庫，例如存儲器、高速I/O等。目前就有好多客戶，特別是做高性能產(chǎn)品的客戶，找Cadence來幫助他們建低功耗的庫，這是一個明顯的趨勢。
雖然Cadence已在軟硬件協(xié)同驗證、低功耗、混合信號統(tǒng)一數(shù)據(jù)庫、DFM、C-to-Silicon等方面取得了一定的成果，但還有很多事情要做。目前，應(yīng)用驅(qū)動的系統(tǒng)級設(shè)計、OpenIntegrationPlatform(IP集成平臺)、更先進(jìn)節(jié)點技術(shù)的開發(fā)是我們不斷投入的重點。
關(guān)注一 如何確保IP質(zhì)量
雖然IP問題與65nm芯片設(shè)計并不直接相關(guān)，由于他們的一些客戶在實際設(shè)計項目中遇到的比較大的問題之一就是IP質(zhì)量問題，因此應(yīng)該引起業(yè)界的關(guān)注。
隨著芯片設(shè)計采用更先進(jìn)的工藝技術(shù)，芯片規(guī)模越來越大，對IP的需求越來越多。
目前不同IP來源，不同代工廠，如何集成和驗證IP，特別是驗證IP的質(zhì)量，成為大規(guī)模SoC設(shè)計中一個越來越重要的問題。如果IP的性能沒有達(dá)到SPEC上所描述的那樣，就會影響整個SoC的性能，導(dǎo)致客戶必須重新設(shè)計，給客戶帶來很大的損失。在這種狀況下，產(chǎn)業(yè)界需要重點解決幾個問題：一是指定晶圓代工廠如何驗證IP，了解它的可靠性。二是如何了解IP的質(zhì)量。
為此， Cadence初創(chuàng)了Cadence Open Integration Plat-form平臺概念。該平臺包含了IP驗證和質(zhì)量認(rèn)證等技術(shù)手段，更為重要的是，通過該平臺，Cadence一批富有經(jīng)驗的技術(shù)人員可以針對如何應(yīng)用好IP、如何集成IP、檢測IP質(zhì)量等相關(guān)問題為客戶提供咨詢。同時，Cadence也會提供IP設(shè)計的相關(guān)服務(wù)。賣IP不像賣一般商品那樣，IP一定要包含相關(guān)的環(huán)境和能力，特別是技術(shù)支持和服務(wù)的能力。而Cadence的做法恰好比較全面地解決了與IP相關(guān)的問題。
關(guān)注二 如何實現(xiàn)軟硬件協(xié)同驗證
隨著芯片規(guī)模的增大，驗證工作已經(jīng)占據(jù)芯片設(shè)計的主導(dǎo)位置。一些業(yè)內(nèi)統(tǒng)計指出，目前芯片驗證已占據(jù)芯片設(shè)計工作量的70%。與此同時，由于SoC或復(fù)雜芯片設(shè)計的過程中，軟件設(shè)計工作量增長的速度要比硬件快得多，因此，芯片驗證已經(jīng)不單單是傳統(tǒng)意義上硬件設(shè)計相關(guān)邏輯仿真和時序驗證，而是軟硬件協(xié)同驗證。
Cadence是芯片驗證工具的發(fā)明公司。而隨著軟硬件協(xié)同驗證的發(fā)展趨勢，Cadence也提供了將硬件仿真器、軟硬件協(xié)同驗證平臺以及軟件仿真器合在一起來實現(xiàn)復(fù)雜SoC驗證的方法。Cadence Incisive Palladium和Xtreme Ⅲ系統(tǒng)級驗證平臺，可以在硬件驗證的過程中，允許芯片企業(yè)同時做軟件的開發(fā)，從而加速系統(tǒng)級開發(fā)的速度。如果在5年前，一些設(shè)計企業(yè)還可以采用人工的方法或購買更多的工作站來進(jìn)行芯片設(shè)計的驗證，到今天，芯片的設(shè)計復(fù)雜度使他們已經(jīng)沒有辦法規(guī)避了。去年，中科院計算所就采用了Cadence Incisive XtremeⅢ系統(tǒng)，加速了其下一代6400萬門以上“龍芯3號”高級多核處理器RTL設(shè)計和驗證流程的開發(fā)。
關(guān)注三 C語言進(jìn)行芯片設(shè)計逐步實用化
直到今天，芯片設(shè)計一直都采用硬件描述語言，但這種低級語言與C語言等高級語言相比，仿真速度較慢。為此，在芯片設(shè)計業(yè)早已對C語言提出需求，各家EDA工具企業(yè)在10多年前就開始研發(fā)相關(guān)的技術(shù)。Cadence也在那時提出高級語言設(shè)計走向芯片的概念，但直到幾年前還沒能走向?qū)嵱?。不過，近兩年C語言走向芯片設(shè)計已經(jīng)有了很大進(jìn)展，EDA工具企業(yè)對C語言走向RTL的優(yōu)化工作已經(jīng)做得相當(dāng)好了，能夠達(dá)到人工的水平。Cadence的C-to-Silicon編譯器在日本的某些公司已開始應(yīng)用。而且，最新的消息，卡西歐采用CadenceC-to-Silicon編譯器用于高級綜合已經(jīng)完成設(shè)計，這讓業(yè)界看到了采用C語言進(jìn)行芯片設(shè)計的希望。如果C語言能夠設(shè)計芯片，也會使軟硬件協(xié)同設(shè)計和驗證變得方便。
這幾年，C語言設(shè)計芯片可能會逐步走向現(xiàn)實。為此，Cadence已經(jīng)在中國開始逐步推廣C-to-Silicon的相關(guān)技術(shù)。不過，與一般的軟件設(shè)計不同，應(yīng)用C-to-Silicon需要設(shè)計工程師具備C語言和芯片設(shè)計的雙重經(jīng)驗，這對工程師也提出了新的要求。
關(guān)注四 低功耗設(shè)計要從RTL開始
因為眾所周知的漏電流問題，65nm及以下芯片設(shè)計要解決的關(guān)鍵問題之一就是功耗。在低功耗設(shè)計理念上，真正的低功耗設(shè)計從RTL就應(yīng)該開始，這一點非常關(guān)鍵。從前端就開始優(yōu)化的效果與到后端才開始優(yōu)化是非常不同的。如果等到芯片實現(xiàn)的時候再考慮功耗優(yōu)化問題，那么所能降低功耗的程度就很有限了。而從前端設(shè)計就開始考慮功耗優(yōu)化，那么到了后端，這種效果就會成倍地顯現(xiàn)出來。在這一理念之下，Cadence建立了完整的低功耗設(shè)計流程，在每個環(huán)節(jié)都提供低功耗的設(shè)計方法和工具。而Cadence的低功耗驗證流程，在邏輯和實現(xiàn)等環(huán)節(jié)都要考慮功耗問題。目前這一設(shè)計流程在移動設(shè)備芯片的設(shè)計上獲得成功。
關(guān)注五 數(shù)?；旌显O(shè)計應(yīng)統(tǒng)一數(shù)據(jù)庫
芯片設(shè)計經(jīng)歷了起初針對分立器件的小型全定制設(shè)計、小規(guī)模數(shù)字設(shè)計以及大規(guī)模數(shù)字設(shè)計等幾個階段。曾經(jīng)有一個時期，數(shù)字設(shè)計是業(yè)界的關(guān)注點，但現(xiàn)在SoC設(shè)計使數(shù)?；旌显O(shè)計變得越來越重要。
數(shù)?；旌显O(shè)計的趨勢之一就是把大規(guī)模數(shù)字電路設(shè)計與模擬電路設(shè)計放在同一個數(shù)據(jù)庫中進(jìn)行，而且這個數(shù)據(jù)庫要涵蓋前端和后端。而Cadence也已經(jīng)把Virtu-oso全定制數(shù)?；旌显O(shè)計平臺與Encounter大規(guī)模數(shù)字電路設(shè)計平臺合在一起，采用一個統(tǒng)一的數(shù)據(jù)庫，使模擬電路與大規(guī)模數(shù)字電路可以實現(xiàn)交互設(shè)計。這個統(tǒng)一的數(shù)據(jù)庫名為OpenAccess，Cadence把它開放給業(yè)界。
關(guān)注六 芯片設(shè)計過程要考慮DFM
在65nm芯片設(shè)計之前，可制造性設(shè)計(DFM)不需要設(shè)計企業(yè)考慮，那是晶圓代工廠要考慮的問題；在65nm之后，芯片設(shè)計企業(yè)也不得不考慮可制造性設(shè)計了。這是一個重要的趨勢?？芍圃煨栽O(shè)計，其中就包括芯片企業(yè)需要建一些庫，例如存儲器、高速I/O等。目前就有好多客戶，特別是做高性能產(chǎn)品的客戶，找Cadence來幫助他們建低功耗的庫，這是一個明顯的趨勢。
雖然Cadence已在軟硬件協(xié)同驗證、低功耗、混合信號統(tǒng)一數(shù)據(jù)庫、DFM、C-to-Silicon等方面取得了一定的成果，但還有很多事情要做。目前，應(yīng)用驅(qū)動的系統(tǒng)級設(shè)計、OpenIntegrationPlatform(IP集成平臺)、更先進(jìn)節(jié)點技術(shù)的開發(fā)是我們不斷投入的重點。
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