意法半導體在DAC 2009大會上發(fā)布設(shè)計方法最新進展

全球領(lǐng)先的創(chuàng)新半導體公司意法半導體，攜多篇獨創(chuàng)論文和合著論文參加日前在加州舊金山舉行的DAC 2009（設(shè)計自動化國際研討會）。在復(fù)雜系統(tǒng)級芯片（SoC）的3D疊裝、物理設(shè)計、系統(tǒng)級芯片設(shè)計和IC可靠性領(lǐng)域，意法半導體的設(shè)計方法與自動化取得眾多新進展，成為關(guān)注重點。

在DAC 2009“管理日”專題研討會上，意法半導體中央CAD及設(shè)計解決方案部總經(jīng)理Philippe Magarshack發(fā)布論文《3-D疊裝：消費電子系統(tǒng)級芯片的發(fā)展機遇與趨勢》，這篇論文探討一項很有前景的3-D集成技術(shù)，具有更高的晶體管密度、更快的連接速度、異類技術(shù)集成、更低功耗和成本、更短的產(chǎn)品上市時間等優(yōu)點，這項技術(shù)可望把摩爾定律發(fā)展勢頭延續(xù)到產(chǎn)業(yè)發(fā)展的下一個十年期。不過，3-D集成也需克服一些挑戰(zhàn)：此項技術(shù)需要一系列新功能，包括制程、架構(gòu)、設(shè)計方法和工具，以及在消費電子應(yīng)用3-D芯片量產(chǎn)之前的測試解決方案的開發(fā)。

意法半導體還發(fā)布幾份有關(guān)物理設(shè)計和系統(tǒng)級設(shè)計的論文，包括對架構(gòu)級設(shè)計和功率估算技術(shù)的探討，以及有關(guān)IP重用的設(shè)計自動化問題。

意法半導體的工程師在一篇論文中探討在極短的期限內(nèi)設(shè)計差異化系統(tǒng)級芯片衍生產(chǎn)品的必要性。該論文介紹設(shè)計創(chuàng)造向更高水平的抽象層的遷移方法，簡要介紹ESL（電子系統(tǒng)級）設(shè)計方法，以解決半導體工業(yè)中日益增加的挑戰(zhàn)性設(shè)計難題。此外，該論文還圍繞功率性能和芯片面積兩個主題探討最佳的設(shè)計方案。

另外一篇論文將探討意法半導體的工程師如何利用SPIRIT（在工具流程內(nèi)封裝、集成和復(fù)用IP所使用的結(jié)構(gòu)）聯(lián)盟的IP-XACT標準，通過設(shè)計自動化使IP被重新使用，為意法半導體（與飛思卡爾合作）的開發(fā)項目提供系統(tǒng)級芯片集成解決方案，以快速開發(fā)新系列的32位車用微控制器。

另一篇論文的主題是數(shù)字消費電子IC的設(shè)計效率的改進方法。意法半導體的工程師提出，讓前工序設(shè)計人員創(chuàng)建架構(gòu)級的系統(tǒng)級芯片，以便提前透析在設(shè)計獲取階段存在的潛在設(shè)計實現(xiàn)問題。

對于無線通信和固話應(yīng)用，電源管理也是一個日益重要的問題。意法半導體工程師介紹一個架構(gòu)級的功率規(guī)劃和估算系統(tǒng)，以應(yīng)對在便攜產(chǎn)品中維護和延長電池使用周期所需克服的挑戰(zhàn)。

意法半導體的工程師還在兩篇論文中探討測試和可靠性問題。一篇論文介紹用于多電壓設(shè)計和ATPG（自動測試向量生成）的低功耗DFT（可測試性設(shè)計）流程。第二篇論文探討能夠降低EMI（電磁干擾）、創(chuàng)建非常穩(wěn)健的車用IC設(shè)計的方法。