23億個(gè)晶體管 處理器挑戰(zhàn)集成度及性能極限

盡管高登-E-摩爾（Gordon E. Moore）提出警告，認(rèn)為“摩爾法則”無(wú)法繼續(xù)有效，但微處理器的高集成度化仍在進(jìn)一步發(fā)展，并為性能的提高作出重大貢獻(xiàn)。雖然處理器內(nèi)核的數(shù)量及緩存容量持續(xù)增加，但目前仍存在諸多應(yīng)該解決的重要課題，其中包括芯片間的通信性能出現(xiàn)瓶頸、耗電量增加、以及由于軟錯(cuò)誤及缺陷造成的錯(cuò)誤等導(dǎo)致的可靠性低下等。另外，芯片內(nèi)的時(shí)鐘及電源分配難度也很高，因此要求進(jìn)一步革新電路技術(shù)。

        在“ISSCC 2009”的“Session3：Microprocessor Technology”中，共發(fā)表了8篇有關(guān)高性能處理器及相關(guān)電路技術(shù)的論文。有關(guān)處理器的論文數(shù)量受全球經(jīng)濟(jì)不景氣的影響，較上年的20篇大幅減少，但美國(guó)英特爾卻發(fā)表了3篇有關(guān)集成度及性能均創(chuàng)歷史最高記錄的新一代45nm處理器系列的論文。

        在“論文編號(hào)3.1”中，配備了8個(gè)多線(xiàn)程x86內(nèi)核及L3緩存，采用了45nm級(jí)CMOS及9層金屬布線(xiàn)工藝，集成了23億個(gè)晶體管。這是ISSCC中集成度創(chuàng)歷史最高水平的LSI。為了進(jìn)行時(shí)鐘分配，配備了16個(gè)PLL及8個(gè)DLL。另外，為了提高芯片間的傳輸速度，采用了點(diǎn)對(duì)點(diǎn)（Point To Point）的串行輸入輸出（I/O）鏈路，使速度達(dá)到了6.4GT/秒。緩存方面，強(qiáng)化了糾錯(cuò)編碼技術(shù)（ECC），可糾正2bit錯(cuò)誤，檢測(cè)3bit錯(cuò)誤，提高了可靠性。

        在“論文編號(hào)3.2”中，采用了相同的體系結(jié)構(gòu)，集成8個(gè)x86內(nèi)核。通過(guò)采用基于微控制器及7μm的厚膜金屬布線(xiàn)的電源柵極晶體管（Power Gate Transistor）,利用將待機(jī)狀態(tài)內(nèi)核獨(dú)立切斷電源的方法，削減了耗電量。涵蓋了耗電量從10W以下到130W、從移動(dòng)設(shè)備到服務(wù)器的大范圍的應(yīng)用。在“論文編號(hào)3.8”中，通過(guò)采用低漏電的工藝技術(shù)，6個(gè)內(nèi)核的耗電量?jī)H為65W。

        在日本企業(yè)發(fā)表的論文中，NEC的三維安裝SoC技術(shù)備受關(guān)注（論文編號(hào)3.3）。由于人們要求在手機(jī)等移動(dòng)設(shè)備的SoC上配備多種功能，因此其復(fù)雜程度提高。為了支持多功能，需要配備容量更大、構(gòu)成不同的SRAM宏，因此存在芯片面積及耗電量增加的問(wèn)題。NEC將SRAM作為不同芯片，利用10um間距的微型管腳在SoC芯片上進(jìn)行三維安裝。SRAM芯片采用開(kāi)關(guān)陣列，進(jìn)行動(dòng)態(tài)重構(gòu)，根據(jù)所需功能，重新設(shè)置了內(nèi)存資源。這樣，芯片面積縮小了63％，內(nèi)存延遲提高了43％。可作為發(fā)揮了動(dòng)態(tài)重構(gòu)的特點(diǎn)、實(shí)現(xiàn)低成本及低耗電量的新型處理器技術(shù)進(jìn)行評(píng)價(jià)。