元器件：PCI總線的布線有什么特殊要求

我們可以從下面的幾點來分析一下PCI：

1首先，PCI系統是一個同步時序的體統，而且是Commonclock方式進行的。

2PCI的電平特點是依靠發(fā)射信號疊加達到預期的電平設計。

3PCI系統一般是多負載的情況，一個PCI的橋片最多按照PCI的規(guī)范可以帶6個負載（好像一般系統也不會操作5個）。

4PCI的拓撲結構可以是菊花鏈等多種拓撲結構，選擇什么樣的拓撲結構需要根據系統的布局和仿真結果進行設計。

5另外PCI的AD信號線是雙向的，需要在布局和仿真的時候關注PCI的slave和Master之間的關系。

指導了上面的幾個問題我們可以根據PCI規(guī)范以及PCI的仿真結果大致得到下面的幾個約束：

1PCI的各個時鐘之間的Skew不要大于2ns。

2PCI的flighttime不要超過10ns（自己拿一個系統計算就知道為什么這樣規(guī)定了），這個是針對33MPCI進行越是的，這個延時只的信號從一個設備傳輸到另一個設計后，經過反射回到最初的芯片的傳輸延時，包括，PCB走線延時，和因為驅動器buffer（包括拓撲）造成的信號畸變的延時。

3PCI的阻抗設計需要根據實際的系統進行仿真決定，PCI規(guī)范的推薦值在50－110ohm之間。 


4需要考慮一些特殊的信號走線的延時，比如REQ＃?？梢圆橐幌乱?guī)范我記著應該有特殊的要求。

5PCI規(guī)范上面規(guī)定的2.5"和1.5"的大小那是為了規(guī)范各個不同的PCI廠家的規(guī)范進行的。如果你在系統的板上面進行設計，只要計算的時序滿足要求就可以了。

6如果存在PCI的橋片，這些橋片一般都會通過PLL或者DLL的時鐘調節(jié)PCI設計的setup和hold時間，這些時鐘的處理可以根據實際的芯片進行調整，一般的要求是延時和PCICLk的一樣，記住這里的延時不僅僅是指PCB走線的延時。

7如果你設計的是CPCI系統，終端電阻是需要考慮的。大家如果有研究就會發(fā)現CPCI系統的槽間距是有要求的，好像是0.8"，為什么？從時序和PCI信號反射的角度考慮，而且需要仿真決定stub長度以及電阻的大小。