摘要：分析了IC業(yè)的眾多特點，例如從90nm向65nm、45nm、32nm、22nm等拐點演進的困難，以及ESL、DFM拐點，制造是設計的拐點，FPGA與ASIC之間的拐點等熱門問題。
關鍵詞：EDA；65nm；45nm；22nm；光刻
在IC(集成電路)發(fā)展過程中，出現(xiàn)了多個拐點。不過，我們必須在每個拐點中生存下去。拐點其實是一個最大的機會。每當處在一個拐點時，如果你能把它同創(chuàng)新結合起來，你就有機會獲得更大的成功。作為一家技術公司，其實是為尋找拐點而生，并利用這個拐點來超越競爭對手。在拐點時，會有許多有趣的事情發(fā)生，小公司變成大公司，或者大公司變得比它的競爭對手更大... ...
在美國舊金山舉辦的“2008電子高峰論壇”期間，有“在拐點生存”的小型研討會，以及部分EDA/服務公司的主題演講。從中可窺見部分EDA領導廠商和IC制造商對技術演進的看法。
從左至右來自：GarySmithEDA公司，Synplicity公司，Chartered公司，
Mentor公司，Cadence公司
ESL和DFM使RTL出局
GarySmithEDA市場咨詢公司的董事會主席Mary Orson認為，ESL(電子系統(tǒng)級設計)和可制造設計(DFM)正在逐步將RTL(寄存器輸出級)供應商擠出市場。
DFM是否會對IC-CAD領域進行一場革命？如何面對設計成本不斷增加的挑戰(zhàn)，以及IC-CAD變得越來越復雜的問題？我們從具有9百萬門的130nm IC設計正過渡到具有1300萬門的65nm設計。130nm IC的設計成本在920萬美元左右，而65nm 的設計成本則高達4620萬美元，其中近2/3的費用為軟件設計成本。
拐點挑戰(zhàn)之一：處理器和算法斷層
Synplicity公司CEO Gary Meyers和市場行銷副總裁Andrew Haines認為，IC設計業(yè)目前存在有兩個拐點，一個是在ESL中的；一個是在DFM中的。它們在設計中處于兩個極端，一個在設計的始端，一個在設計的末端。
Gary Meyers
Synplicity的CEO
ESL總的來說是一個設計流程，它處在高于RTL的層面中。在ESL背后存在著一個設計者需要妥善處理的問題，那就是算法的復雜性。算法的復雜性在逐年增加。它反映在許多方面，例如在消費類電子、醫(yī)療儀器、無線等器件中大量使用的DSP。
另一方面，處理器復雜性的增加相對于算法的則緩慢得多。這形成了一個斷層。處理器的復雜性代表了處理器的性能。處理器越復雜，其功能也就越多。處理器時鐘頻率的增加比其復雜性的增加要緩慢得多。這在處理器的性能與算法的復雜性之間造成了一個更大的斷層。這是一個非常有趣的現(xiàn)象。
Synplicity在FPGA綜合領域處于領導地位。無線是FPGA應用最成功的領域之一，這全歸功于那個斷層的存在。要做到這一切，就要攻克其算法的復雜性。不僅在這一個方面，另外還要設計很多多處理器，以及像eSilicon所擁有的可擴展的處理器生產線。這是一個廣泛存在的問題。在許多地方都存在的算法的復雜性使軟件和硬件設計的復雜性都在增加。有很多證據(jù)都說明了軟件的復雜性。例如一位剛從中國回來的朋友說，他參觀了一些設計公司，他們雇傭的工程師中有2/3是軟件工程師。這是SoC行業(yè)的典型模式。在SoC中有很多程序，你要寫很多軟件。一家大型設計公司在芯片做好后，還需要一年多的時間才能完成軟件的制作，這是一件不幸的事。
具體地說，軟件的復雜性產生了許多問題，那是改善驗證所需要的，如虛擬平臺在其產生之后已被許多公司采用；多基(multi-based)設計被用來做許多事。更具體地看，Synplicity為ASIC的驗證生產帶有FPGA的原型機。有趣的是，絕大多數(shù)客戶用它做軟件驗證而不是硬件驗證。硬件驗證有許多種方式。一般說來，在原型機上可以驗證一些硬件問題。但它被使用的主要原因還是調試軟件。此原型機的運行速度在30~80MHz，可以運行再應用程序、操作系統(tǒng)、全套的應用程序等，你還可以運行許多調試程序。一位工程師說他剛完成了第一個原型機設計，而且他打算終生都做這樣的設計。因為在那些芯片中有太多的軟件需要用這種方式來驗證。這就是對算法的復雜性在當今設計市場中所產生的影響的一個展望。
另一方面，算法的復雜性需要更復雜的硬件來支持。這也是為什么FPGA和所有的基站正在制作帶有許多并行結構的復雜算法。為了確保創(chuàng)造力，Synplicity正在進入把高級概念變成應用硬件的進程，但這種進程比驗證技術的改進要慢。
Synplicity已經發(fā)布了新型ESL綜合工具。Synplicity不試圖解決所有的問題，而是集中在DSP上。
“美國電子高峰會議”的聽眾主要是亞洲、歐洲和美國的電子新聞媒體
拐點挑戰(zhàn)之二：半導體業(yè)聯(lián)合
ESL處于IC設計與研究層面上，制造處于IC產業(yè)鏈的末端。新加坡Chartered(特許)半導體制造公司設計實現(xiàn)聯(lián)盟副總裁Walter Ng探討了芯片工廠如何在拐點生存并繁榮的問題。他認為，對于制造而言，在設計中所涉及的首要問題是功耗。Chartered正越來越多地投入到對45nm、32nm或更小特征尺寸的芯片設計中。在設計流程中盡早解決諸如功耗等問題是十分有益的。
ESL是一個功能強大的工具。本討論會的一個前提是，如果50％的ESL設計是針對FPGA的，而少于10％的ESL設計是針對SoC的，這將意謂著什么呢？Walter認為從代工廠角度講，即使這種假設變?yōu)楝F(xiàn)實，那也不是代工廠要擔心的事。在FPGA及其它可編程控制器件中，傳統(tǒng)的設計方式仍然是被常規(guī)采用的方式。Chartered相信如果其中任何一款設計變?yōu)楝F(xiàn)實的話，都可能會做SoC，然后進入到代工廠。如此說來，即便是FPGA供應商也會傾向于通過純粹的芯片代工廠來制造產品。因此，處于末端的芯片代工廠的前景十分看好，因為同樣能享受到ESL在高質量設計中所體現(xiàn)的價值。[!--empirenews.page--]
就DFM而言，將會改變半導體市場的格局。DFM也是當今制造業(yè)中的眾多重大挑戰(zhàn)之一。對于像Chartered 這樣傳統(tǒng)的純粹代工廠而言，實現(xiàn)45nm、32nm或22nm甚至更小的芯片的DFM并不容易。原因很簡單，代工廠的核心任務是制造而不是設計。所以代工廠做的可制造設計可能并不切合實際。據(jù)說許多大型芯片代工廠都放棄了對加工工藝的開發(fā)。這種技術開發(fā)具有很大的挑戰(zhàn)性。原因在于其復雜性及成本?，F(xiàn)如今，先進技術的應用成本越來越高，DFM及像縮放技術(scaling)等的創(chuàng)新都變得越來越困難。對任何一家單一的公司而言，要通過各種手段實現(xiàn)先進技術、進行創(chuàng)新及向類似DFM的問題發(fā)起挑戰(zhàn)都是非常困難的。
不過，我們也需要為這些問題提供一個成本合理的解決方案。在工藝技術方面，這些挑戰(zhàn)正在逐步升級。我們正在為技術創(chuàng)新尋找一個可伸縮的模型。技術開發(fā)方面的挑戰(zhàn)已不僅僅只是縮放，還有真正的技術創(chuàng)新。我們面臨的挑戰(zhàn)是提供消費者設計基礎設施，它與工藝技術相伴相隨，這很難做到。隨著工藝技術不斷進步，EDA工具也要跟上步伐。先進技術對于EDA和其它優(yōu)良工具在建模方面提出了更大的挑戰(zhàn)。在系統(tǒng)市場結構中，我們看到許多處在前沿的客戶正在進行自我分化。作為支持工具的ESL起到了關鍵的作用。我們現(xiàn)在所見到的許多物理設計，說句不好聽的話，更像是半成品或未加工的原材料。解決這個問題的關鍵是電路設計師。盡管許多行業(yè)是由數(shù)字技術所驅動的，但用戶設計也不能忽視，諸如定制數(shù)字處理器，還有混合信號技術，因為通信仍然依賴于許多混合信號技術。將所有這一切放在一個地方完成，這對于任何一家獨立的公司來說都是非常困難的。這些問題驅使Chartered在5年前開始與IBM合作，成立了合作發(fā)展聯(lián)盟。在此聯(lián)盟中有Chartered、IBM、Samsung、Infineon、Freescale、STMicro，以及新加盟的Toshiba。所有這些公司正在合作開發(fā)32nm技術。聯(lián)盟成員分攤費用，用各種優(yōu)秀的技術人員來解決那些難題，為工藝技術及設計基礎設施制定解決方案。不僅是工藝技術及設計基礎設施方面的力量得以增加，制造能力同樣得以增加。對于GDSII的制造來說，堪稱首例。相同的GDS II不需要重新設計，就可以同時在三個處在不同地區(qū)的制造廠中制造，制造商可以是Chartered、IBM或Samsung(圖1)。對于第三方、IP和生態(tài)環(huán)境所提出的挑戰(zhàn)，合作也是一個解決方案，它可以在這些領域加快效率。因此我們認為，在當今半導體業(yè)中利用拐點的最好方式是多方聯(lián)合。
圖1 共同的制造平臺
拐點挑戰(zhàn)之三：IC成本和ESL
“在今后幾年中，我們所要面臨的大多數(shù)問題可以歸類為各種成本核算問題。”Mentor Graphics公司Design-to-Silicon部總經理Joe Sawiki指出，其中包括實現(xiàn)芯片工廠的成本；開發(fā)新技術節(jié)點的成本；設計芯片的成本等等。這些將推動電子業(yè)的創(chuàng)新。例如，在過去幾年中，設計成本和與之相對應的技術節(jié)點所帶來的附加固定資本(real-estate)幾乎持平。也就是說，開發(fā)一個65nm產品或一個獨立芯片會花費3千萬美元，再加上其它常規(guī)功能，這意謂你需要一個具有5倍開發(fā)成本(1.5億美元)商機的市場來銷售這個芯片。這就是為什么一些設計正在走下坡路的原因。如果展望一下在未來的幾年中，32nm 和22nm在硅芯片固定資本方面會呈現(xiàn)的局面，你會看到設計領域將發(fā)生翻天覆地的變化(圖2)。實現(xiàn)一項特定設計所花費的成本將會出奇地高。
圖2 設計業(yè)發(fā)生翻天覆地的變化
Mentor Graphics公司CEO兼董事會主席Walden C.Rhines指出，當設計成本高達5~6千萬美元時，因制造環(huán)節(jié)的問題而導致芯片失敗是完全不能被接受的(圖3)。在系統(tǒng)設計方面，ESL已被談論很久了，遠比DFM久(圖4)，DFM只有三、四年的時間。阻止設計方案實施的原因是設計的復雜性增加了。人們都說產品的生命周期正在逐漸縮短。
圖3 通過改進系統(tǒng)架構，來改善功耗和成本
圖4 EDA的變革
功耗已經被多次討論過了，不過如何強調這個問題都不算過分。對于系統(tǒng)的功耗問題，最終建議采用ESL在一個新的抽象層設計出解決方案。但這需要對所采用的工具進行重大技術改革。
Walden C. Rhines
Mentor Graphics CEO兼董事會主席
ESL需要具備的條件
擁有一個完整的ESL系統(tǒng)需要具備以下幾個條件(圖5)：
圖5 理想的ESL流程
首先，在高端需要有一個處于執(zhí)行層面的建模環(huán)境，它可以讓你把時序、功耗、功能和界面接口等的結果(effects)分開。在這個建模環(huán)境下的工作效率比所有RTL建模環(huán)境的快幾百倍。它讓你在更高的層面使用你的設計，讓你決定控制的類型、數(shù)據(jù)流的形式以及軟件的形式。你可以進行結構性的決策，它們會對功耗產生多種多樣的影響。這些是在較低層面進行設計時做不到的。
其次，你需要能對各項描述進行綜合。如果你不得不把設計從高一級層面手工轉化到下一級層面的話，在這種環(huán)境下，只需導入一個全新的驗證層面就可以了。
還有，并不是所有設計都是全新的，許多設計在實現(xiàn)階段采用了大量已有的設計單元，有些是舊有的設計，有些則是來自第三方IP提供商；這些設計中有些帶有TLM(事務級模型)，一些則沒有，因為這些設計在被導入之前都已被實現(xiàn)了。所以你要能把舊有的設計從RTL中抽取出來放入TLM環(huán)境中，將所有的設計單元合為一個完整系統(tǒng)。[!--empirenews.page--]
最后，假如在使用C/C++的測試系統(tǒng)中實現(xiàn)含有RTL的設計，你則需要一個多語言環(huán)境來完成它。
到目前為止，限制ESL應用的諸多因素之一是這項技術的許多部分事實上還不存在，或是仍處在初期階段。但Mentor預期在未來的幾年中，這項技術將進入設計領域并會顯著地降低設計成本。
關于拐點的另一方面是如何定義它。Cadence Design Systems公司DFM部市場行銷總監(jiān)Nitin Deo認為，在今天，設計的最終實現(xiàn)在很大程度上依賴于制造工藝，這是Cadence認為的拐點。
回顧以往的技術節(jié)點，像130nm或更早的180nm等，它們與當今先進的節(jié)點相比有一個顯著的差別，那就是在兩種不同設計的老節(jié)點之間，當它們都通過了DRC(設計規(guī)則校驗)以及時序檢測后投入生產，它們在產量上基本相同；兩者在設計上的差異與其成品在性能表現(xiàn)上的差異是相吻合的。而到了90nm及以后的更高級的節(jié)點處，事情開始發(fā)生改變。當兩種不同的設計都通過了DRC及時序檢測并投入生產后，兩種成品的產量不相同；在時序方面，兩者在設計上的差異與其成品在性能表現(xiàn)上的差異不相吻合。為什么會這樣？芯片上的圖案(pattern)在制造過程中開始發(fā)生改變，產生了與設計圖不符的現(xiàn)象。也就是說設計的最終實現(xiàn)在很大程度上依賴于制造工藝，這就是拐點。
當這個拐點出現(xiàn)時，我們需要做些什么？拐點也許出現(xiàn)在系統(tǒng)級，或從RTL到GDS的轉化階段，或在GDS之后，或在產品的后處理階段，這需要進一步的探討。這種探討要以設計的復雜性、應用及預期的價值為基礎。對于65nm、45nm及以后的節(jié)點來說，設計的復雜性逐步升級，原因不僅僅是結構差異的增加以及芯片上的晶體管數(shù)目的增加，還有許多應用定制化的出現(xiàn)。例如PDA(個人數(shù)字助理)集計算機、消費電子產品和通信工具于一身，在單一芯片內由許多功能塊在執(zhí)行這些功能，顯然，這增加了芯片的復雜性。越來越多的證據(jù)表明，芯片的單一功能高，其制造可預測性越高；芯片的非單一功能升高，其不可預測性升高。
綜上所述，逐步升級的復雜性導致了使用高級節(jié)點技術的芯片在制造過程中出現(xiàn)物理失效或電性故障，這需要設計師通過使用可演進發(fā)展的設計方法找到具有革命性的解決方案；找到產品的可預測性并把其帶入設計流程是設計師所需要的。
目前的狀況是，對于以前的設計，使用DRC，即以標準為基礎(rule based)的檢測就足夠了；這些標準在不斷演化，變得越來越復雜，不過對于常規(guī)的類似空間關系的檢測還是足夠的。但當元件尺寸變得越來越小時，隨機缺陷開始出現(xiàn)了。隨機出現(xiàn)的疵點，即在晶圓片上丟失或多出的小點使芯片在可制造性方面出現(xiàn)問題。從65nm開始，對設計進行以模擬為基礎的檢測是必不可少的。原因是，兩個設計不同的芯片雖然都通過了DRC檢測，但它們的成品產量卻不同。很明顯，DRC的檢測標準不完善，它有一些漏檢的項目。雖然我們可以不斷增加檢測規(guī)則的復雜性，但那于事無補，因為芯片上的圖案在不斷地更新，制定標準來覆蓋所有這些圖案是不可能的。而這些圖案的復雜性決定了芯片的可制造性。在制造過程中，不同的操作條件、不同的聚焦和散焦條件、不同的劑量條件和不同的加工設備等都會帶來各種各樣的復雜性。結果是，我們需要使用以模擬為基礎的檢測，使在設計中標定的性能得以最大限度地體現(xiàn)在成品芯片中。無論在設計中所標定的性能是什么，所標定的產值是多少，你都應該能夠最大限度地將它們體現(xiàn)在成品芯片中。我們用模擬檢測來增強標準檢測。
問題是，不管你從何處開始設計，可能是在C/C++階段，或是RTL階段，當進入具體物理實現(xiàn)階段，都要在兩個獨立的檢測中合格(圖6)，一個是電性簽核(electrical sign off )，另一個是物理簽核。然后你就會把這個設計交給制造商，他們開始全權負責產品的生產。在施用RET(分辨率增強技術)的過程中錯誤開始出現(xiàn)了。這種情況在某些高級技術節(jié)點的應用中出現(xiàn)的頻率越來越高。這些錯誤可能只是物理失效，這是在進行產量分析時要考慮的問題；也可能是電性故障方面的。關于電性故障，制造商不一定知道你的設計是什么，它是如何構成的，以及是什么造成了錯誤。要改變這種狀況需要解除阻礙設計者與制造者溝通的屏障。
圖5 可制造性解決方案
(注：PPC為Cadence下一代OPC工具)
另一方面就是引入DFM。Cadence認為DFM已經在IC-CAD行業(yè)引起了革命。事實上，在130nm和90nm及以后的高級技術節(jié)點的應用中，作為EDA工具供應商的Cadence等公司和半導體制造商走得越來越近了。兩者之間的協(xié)作越來越多了。實際情況是，需要對所有影響產品成功制造的因素進行建模，并將這些模型引入設計流程，用以增強標準檢測。這些因素中有些可能只是隨機缺陷，或光刻技術，或CMP(化學機械研磨)等等，它們在設計之初就應該被考慮在內。這樣做才能將設計者與制造者之間的屏障解除，使設計處在一個可預測的制造環(huán)境中。
也就是說，你不能把設計的制造性放在最后才考慮。
在拐點生存
電子高峰會議期間，還有多家IC服務公司介紹了其拐點創(chuàng)新策略。
· 結構化ASIC：界于FPGA和基于單元ASIC之間
eASIC公司CEO Ronnie Vasishta介紹了其結構化ASIC的優(yōu)勢。過去幾年來，新開工的ASIC和ASSP設計數(shù)量一直在快速下降，照此發(fā)展下去，到2030年左右就只會有250個設計項目。主要原因是不斷攀升的設計費用和風險。不過，通過對FPGA和基于單元的ASIC技術的取長補短，結構化ASIC技術可以較大幅度地降低定制芯片的整體制造成本、縮短生產周期，并可高效利用標準化生產工藝。
· 價值鏈制造商提供65nm服務
eSilicon公司總裁兼CEO Jack Harding介紹，該公司是價值鏈制造商（VCP），提供包括設計、產品化和制造的服務。該公司2007年成功實現(xiàn)了20多個設計，其中大部分是65nm及以下工藝。如今實現(xiàn)65nm及以下設計已經很困難，45nm已經近乎不可能，因此該公司目前看好65nm服務。[!--empirenews.page--]
· 45nm防漏電
Tela Innovations公司著重降低漏電方面。公司創(chuàng)始人兼CEO Scott Becker說，該公司提供下一代亞波長、低K1的45nm設計，基于on-grid(柵格上)的一維布局結構，來進行光刻優(yōu)化布局。通過采用Tela Authoring System進行預定義、可預測的拓撲技術，可減少柵格上的一維線條，從而使泄露降低2.5倍左右，從而達到減少漏電的巨大改進。
· 內部互聯(lián)設計工具
Silistix公司CEO David Fritz說目前89%的項目不能按時交貨，平均延遲高達40%以上，究其原因，就是傳統(tǒng)的設計方法顯得越來越落后了。該公司側重其專用的內部互連設計工具，可以實現(xiàn)30%的功耗較低。性能可以提高50%，設計周期加快40%。
會議舉辦地—日式“歌舞伎(Kabuki)”酒店旁邊是我國舊金山領事館(居民板樓前的白平房，左側白色高大建筑是教堂)。盡管她看似普通，卻是許多華人的熱土，也是外國人辦理來華簽證的地方。北京奧運火炬在北美唯一的傳遞地是舊金山，為此，領事館工作人員付出了巨大的努力。
參考文獻：
1，張健，‘ASIC在創(chuàng)新中迎接PLD挑戰(zhàn)’，電子設計應用，2008.5
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