ARM和EDA軟件商Cadence統(tǒng)一其對處理器設(shè)計的支持

處理器IP授權(quán)商ARM控股有限公司和EDA軟件廠商Cadence設(shè)計系統(tǒng)公司已經(jīng)表示，他們已經(jīng)在ARM的處理器優(yōu)化包（POPs）與Cadence的數(shù)字設(shè)計軟件Encounter的連接上達成合作關(guān)系。

這種組合產(chǎn)品更大的改善了基于Cortex A系列處理器核和Cadence設(shè)計系統(tǒng)公司的設(shè)計工具的片上系統(tǒng)設(shè)計的性能、功耗平衡問題。但是當(dāng)與其它EDA供應(yīng)商，如Synopsys公司，聯(lián)系在一起時，卻也未對其在POPs獲得的高設(shè)計質(zhì)量進行任何評論。

處理器架構(gòu)與核心設(shè)計的授權(quán)處于邏輯層次的ARM公司，也提供可以用于構(gòu)造特定的CMOS制造工藝的處理器的晶體管詳細(xì)的實體IP。然而，這樣的設(shè)計細(xì)節(jié)可能會耗費大量時間，所以最近ARM已經(jīng)開始提供處理器優(yōu)化包（POPs）：提供的詳細(xì)設(shè)計，并允許開發(fā)人員為遠離參考和進行相關(guān)改變而做出的選項。由于大部分工作已經(jīng)完成，因此這也提高了設(shè)計速度以及上市時間。

然而，在SoC方面，必須考慮到的一點：處理器的片上系統(tǒng)的設(shè)計及其優(yōu)化。

Cadence和ARM 已經(jīng)想出一個初始的方法：在臺灣半導(dǎo)體制造有限公司（TSMC）的鑄造間用40LP 40nm的制造工藝技術(shù)來實現(xiàn)Cortex-A9處理器的（包括低閾值電壓）。

這次的合作正在到擴大到TSMC的28HPM過程以及包括Cortex-A9和Cortex-A15的單，雙核和四核處理器。

ARM負(fù)責(zé)市場營銷實體IP部門的副總裁John Heinlein說，Cadence和ARM之間的合作使其呈現(xiàn)出一種“更高性能和更低功耗”發(fā)展勢態(tài)。