根據(jù)摩爾定律，隨著芯片單位面積集成更多晶體管，芯片體積將縮小，處理速度將提升，而成本將下降。對于每一代新產(chǎn)品，利用單個晶元將可以生產(chǎn)更多芯片，這將降低每晶體管的成本。英特爾(25.85, 0.25, 0.98%)聯(lián)合創(chuàng)始人戈登·摩爾(Gorden Moore)于上世紀60年代首次提出了這一定律。
不過美國通信芯片廠商博通董事長及首席技術(shù)官亨利·薩姆利表示，推動摩爾定律向前發(fā)展需要更復(fù)雜的制造技術(shù)。這樣的技術(shù)本身成本昂貴，因此削弱了芯片換代帶來的成本優(yōu)勢。薩姆利1991年作為聯(lián)合創(chuàng)始人創(chuàng)立了博通。他表示：“成本曲線已趨于平坦。”
他表示，對于提升速度、降低功耗以及降低成本，芯片廠商目前不能三者兼顧，而只能專注于其中兩方面。他指出，高電介質(zhì)金屬柵極(High-K Metal Gate)和鰭式場效晶體管(FinFET)等新技術(shù)近年得到應(yīng)用，以帶來新的制造工藝。而半導(dǎo)體行業(yè)到明年將實現(xiàn)14納米制造工藝。如此高的晶體管集成度意味著傳統(tǒng)制造技術(shù)不再適用。薩姆利表示，芯片集成度越高，芯片制造成本就越昂貴。
薩姆利認為，制造工藝本身仍有提升空間，但在未來15年中也將面臨瓶頸。在進行3次換代后，芯片制造工藝將達到5納米。在這樣的情況下，每個晶體管柵極從頭至尾的長度僅為10個原子。在此基礎(chǔ)上，進一步的發(fā)展是不可能的。
薩姆利表示：“你不可能僅使用一個原子來制造晶體管。”目前也不清楚，在這樣的情況下半導(dǎo)體行業(yè)將如何發(fā)展。他表示：“到目前為止，我們尚不清楚過去50年中使用的CMOS晶體管是否有其他可替代選擇。”
不過，成本上升帶來的影響將更迅速地體現(xiàn)出來，例如一些芯片廠商將堅持使用當前制造工藝來生產(chǎn)某些產(chǎn)品，而只有對性能和功耗要求更高的芯片，芯片廠商才會繼續(xù)投資以提升集成度。在模擬芯片市場，這樣的趨勢早已出現(xiàn)，一些廠商仍在使用5年前的工藝來生產(chǎn)產(chǎn)品，同時從芯片設(shè)計入手進行創(chuàng)新。
薩姆利表示，盡管博通生產(chǎn)的一些網(wǎng)絡(luò)設(shè)備芯片需要更先進的制造工藝，但許多消費類設(shè)備中使用的芯片并沒有這樣的要求。他指出：“你沒有必要以10納米CMOS工藝去生產(chǎn)WiFi芯片，28納米工藝已足夠好。”
市場研究公司Insight64首席分析師納桑·布魯克伍德(Nathan Brookwood)則表示，下一代芯片的成本曲線將回歸正常，而真正的挑戰(zhàn)在于制造工藝達到5納米之后。他表示：“屆時我們將遇到許多問題。”不過好消息在于，工程師仍將繼續(xù)尋找解決方案。“如果他們無法找到一種方式，那么整列火車都將受阻。”
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