Altera發(fā)表整合硬式核心浮點(diǎn)DSP

Altera在現(xiàn)場可編程閘陣列(FPGA)中整合硬式核心IEEE 754相容浮點(diǎn)運(yùn)算功能的可程式設(shè)計(jì)邏輯，大幅提高數(shù)位訊號處理器(DSP)的性能、設(shè)計(jì)人員效能和邏輯效率。整合硬式核心浮點(diǎn)DSP模組結(jié)合先進(jìn)的高階工具流程，客戶能使用Altera的FPGA和系統(tǒng)單晶片(SoC)來滿足越來越高的大運(yùn)算量應(yīng)用需求，例如高性能運(yùn)算(HPC)、雷達(dá)、科學(xué)和醫(yī)療成像等。

Altera公司軟體、矽智財(cái)(IP)和DSP行銷總監(jiān)Alex Grbic表示，采用硬式核心浮點(diǎn)功能，Altera FPGA和SoC的性能和功率效益，在更多樣的應(yīng)用領(lǐng)域中，都更優(yōu)于微處理器和繪圖處理器(GPU)。

傳統(tǒng)的方式采用定點(diǎn)乘法器和FPGA邏輯來實(shí)現(xiàn)浮點(diǎn)功能，而Altera的硬式核心浮點(diǎn)DSP則幾乎不使用現(xiàn)有FPGA浮點(diǎn)運(yùn)算所需的邏輯資源，進(jìn)而提高資源效率。新技術(shù)在Arria 10元件中實(shí)現(xiàn)1.5每秒浮點(diǎn)運(yùn)算次數(shù)(TeraFLOP)的DSP性能，而在Stratix 10元件中DSP性能達(dá)到10TeraFLOP。DSP設(shè)計(jì)人員可選擇定點(diǎn)或浮點(diǎn)模式，浮點(diǎn)模組與現(xiàn)有設(shè)計(jì)及舊版相容。

在Altera FPGA和SoC中整合硬式核心浮點(diǎn)DSP模組，能縮短近12個月的開發(fā)時(shí)間。此外，Altera還提供多種工具流程，協(xié)助硬體設(shè)計(jì)人員、采用模型架構(gòu)的設(shè)計(jì)人員，以及軟體程式設(shè)計(jì)人員在元件中實(shí)現(xiàn)高性能浮點(diǎn)DSP模組。

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