開發(fā)3D NAND結(jié)構(gòu)降低制造成本

應(yīng)用材料公司半導(dǎo)體產(chǎn)品事業(yè)部執(zhí)行技術(shù)總監(jiān) 平爾萱

由于2D(x-y dimension)半導(dǎo)體元件的尺寸已經(jīng)接近極限，3D(z dimension)半導(dǎo)體能夠經(jīng)由精密材料工程進(jìn)一步實現(xiàn)小型化，因此，3D技術(shù)有望為企業(yè)節(jié)約成本，使元件實現(xiàn)更高的位密度，這正是對半導(dǎo)體內(nèi)存提出的基本要求之一。

依照摩爾定律，過去40年里，半導(dǎo)體行業(yè)不斷縮小元件尺寸，目前即將達(dá)到10納米級別。在這個尺寸下，原子以百為計算單位。因此，如今廣泛使用的CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)技術(shù)，尤其是在陣列結(jié)構(gòu)十分典型的內(nèi)存設(shè)計中，面臨的挑戰(zhàn)將與日俱增。

早在2000年左右，DRAM(動態(tài)隨機(jī)存取存儲器)就開始引領(lǐng)半導(dǎo)體元件小型化變革;2010年年末， NAND 閃存超過DRAM，將尺寸縮小到20納米節(jié)點。然而，由于2D NAND自身的技術(shù)缺陷，人們預(yù)計10~12納米節(jié)點將是其極限。此外，在越來越注重移動性和聯(lián)通性的時代，除了縮小尺寸，更高的速度、更低的功耗對于內(nèi)存設(shè)備而言至關(guān)重要。

3D垂直結(jié)構(gòu)

近年來，高分辨率的光刻技術(shù)成本不斷上升，在不倚賴該技術(shù)的情況下，有人提出了幾種縮小半導(dǎo)體尺寸的方法，每種方法都需要將NAND串從平面旋轉(zhuǎn)為垂直狀，從而增加位密度。隨著NAND串的單元數(shù)量增加，位密度也隨之增加。三維結(jié)構(gòu)下的字符串單元設(shè)備布局一般是6F2 (2F×3F)，2F方向是垂直通道， 3F是橫向字線與隔離。表1比較了50和40納米節(jié)點、縱向串為24、32、48和64單元下，2D NAND 多層單元(MLC)和3D NAND單層單元(SLC) 的有效區(qū)域。

新內(nèi)存結(jié)構(gòu)的挑戰(zhàn)

位成本

隨著NAND縮小，位制造成本開始下降。此外，越來越豐富的制造經(jīng)驗使生產(chǎn)效率不斷提升(良率提高，運(yùn)行成本降低)。新結(jié)構(gòu)的廣泛應(yīng)用需要更豐富的專業(yè)知識來提高良率，同時也需要引入全新設(shè)備，而這必然會提高制造成本。盡管如此，理想情況下，新結(jié)構(gòu)應(yīng)能降低30%的成本。因此，第一代垂直結(jié)構(gòu)半導(dǎo)體比同尺寸產(chǎn)品的制造費(fèi)用低30%;如果制造費(fèi)用保持不變，芯片尺寸必須縮小30%。

轉(zhuǎn)變至3D垂直結(jié)構(gòu)將展開對縮小尺寸的光刻技術(shù)在材料刻蝕與沉積技術(shù)方面的嚴(yán)格要求。而來自垂直結(jié)構(gòu)的主要挑戰(zhàn)絕對是HARs。當(dāng)采用新增加的工序，如階梯覆蓋的新材料沉積以及HAR刻蝕后清潔，都會在初期提高制造費(fèi)用，但是最終，隨著過程技術(shù)的改進(jìn)，HAR結(jié)構(gòu)的制造成本有望下降。

性能

目前，NAND設(shè)備性能的提升主要通過系統(tǒng)層面的解決方案，例如程序計算法和控制器。3D NAND能夠克服2D NAND的缺陷，如尺寸縮小導(dǎo)致單元間的干擾。它還以電荷捕捉方式代替了浮動多晶硅柵方式來克服小尺寸半導(dǎo)體電子稀少的問題。但是，結(jié)構(gòu)本身帶來了通道流動性的根本問題。與2D NAND類似，隨著通道尺寸變小，阻力增大，讀取變得愈加困難，速度放慢， 而在3D NAND中，多晶硅通道的阻力更高，流動性更低。因此，為了達(dá)到2D NAND 的性能，3D NAND必須使用更好的電路結(jié)構(gòu)、算法和控制器。

在計算機(jī)系統(tǒng)中，DRAM一般用作中央處理器的緩存，NAND則用于固態(tài)硬盤等存儲設(shè)備。當(dāng)這些元件平衡有序地運(yùn)轉(zhuǎn)時，整個系統(tǒng)才能達(dá)到最佳的運(yùn)行速度。如今，DRAM和NAND之間存在著巨大差距(這種差距也被稱為“存儲墻”)：DRAM的速度以幾十納秒計算，而NAND則是幾百微秒，這種不匹配使得計算機(jī)運(yùn)行速度和功率達(dá)不到最高水平，而如果另外加入微秒速度運(yùn)轉(zhuǎn)的非易失性內(nèi)存，就可以很大程度地緩解這一問題。

結(jié)論

通過利用既有元件， 2D NAND堆疊的方式能有效提高位密度，但由于制造薄晶體硅的基本條件十分嚴(yán)格，其商業(yè)潛力會被降低，這使得這種方法在降低成本方面不如其他方法。

3D垂直結(jié)構(gòu)則為降低制造成本提供了一條有效途徑，同時亦不用依賴極遠(yuǎn)紫外光刻(EUV)技術(shù)。而3D垂直結(jié)構(gòu)對制造過程(新材料屬性)和設(shè)備(精確到原子層控制)提出了嚴(yán)格的要求，一旦攻克這些技術(shù)難關(guān)，相信3D垂直結(jié)構(gòu)的應(yīng)用指日可待。