科利登合作驗(yàn)證加快良率診斷流程

科利登系統(tǒng)公司日前宣布， 它與Cadence合作在Sapphire測試平臺(tái)和Cadence EncounterTM 之間成功完成了對一個(gè)良率提高流程的驗(yàn)證。 Sapphire平臺(tái)支持Cadence Encounter Test True-Time Delay Test工具基于STIL的測試向量，同時(shí)Cadence Encounter Diagnostics也從Sapphire平臺(tái)輸入錯(cuò)誤捕獲數(shù)據(jù)。在90nm或者更先進(jìn)的工藝設(shè)計(jì)中，使用該診斷流程能增加測試覆蓋率，提高缺陷定位速度。納米級(jí)芯片設(shè)計(jì)中的缺陷會(huì)引起波形轉(zhuǎn)換變慢，因此通路時(shí)延測試變得更加關(guān)鍵。 實(shí)時(shí)(at-speed)通路延時(shí)測試就是用于檢測這些問題的，但是約有50%的缺陷無法檢測到，因?yàn)樗麄兪窃诜顷P(guān)鍵通路上進(jìn)行測試的。而且，傳統(tǒng)的固定時(shí)間實(shí)時(shí)自動(dòng)測試向量生成不和測試儀使用的測試向量兼容，因此它生成的測試向量常因與測試儀的管腳時(shí)序的要求不符合而被丟棄。 上述兩個(gè)缺陷導(dǎo)致了很差的產(chǎn)品質(zhì)量和很慢的產(chǎn)品測試時(shí)間。 科利登的首席執(zhí)行官Dave Ranhoff 說：“時(shí)延缺陷是90nm技術(shù)時(shí)良率下降的主要原因。Sapphire測試平臺(tái)與Cadence Encounter True-Time Delay Test工具以及Cadence Encounter Diagnostics工具結(jié)合在一起，為半導(dǎo)體公司檢測和診斷這些棘手的問題提供了一個(gè)很好的工程驗(yàn)證和產(chǎn)品測試階段的解決辦法。 支持像Cadence這樣的EDA供應(yīng)商的良率可控性設(shè)計(jì)方法對我們的客戶非常重要，與科利登參與設(shè)計(jì)調(diào)試到產(chǎn)品測試整個(gè)流程的廣闊視野相符合。” 當(dāng)技術(shù)發(fā)展到90nm的時(shí)候，芯片制造商面臨的最大問題是怎么快速解決精細(xì)設(shè)計(jì)工藝中在出片前出現(xiàn)的那些不可預(yù)測，無法排除的干擾問題?！?Cadence Design System Inc?？偙O(jiān) Sanjiv Taneja 說：“基于ATPG的傳統(tǒng)診斷工具一般在小于130nm的工藝條件下都只有小于40%的精度，而且不支持批量處理，動(dòng)態(tài)分析，可定制錯(cuò)誤建模和其它ATPG工具生成的向量。”