3D集成電路將如何同時(shí)實(shí)現(xiàn)？
三維集成電路的第一代商業(yè)應(yīng)用，CMOS圖像傳感器和疊層存儲器，將在完整的基礎(chǔ)設(shè)施建立之前就開始。在第一部分，我們將回顧三維集成背后強(qiáng)大的推動因素以及支撐該技術(shù)的基礎(chǔ)設(shè)施的現(xiàn)狀，而在第二部分(下期)，我們將探索一下三維集成電路技術(shù)的商業(yè)化。
不論是在需要考慮柵極和互連延遲的器件級別，還是在需要考慮帶寬和時(shí)序問題的系統(tǒng)級別，都無法避免一場正在發(fā)生的完美風(fēng)暴，它要求業(yè)界在如何實(shí)現(xiàn)微電子功能方面做出轉(zhuǎn)變。影響這一轉(zhuǎn)變的關(guān)鍵因素包括國際半導(dǎo)體技術(shù)藍(lán)圖(ITRS)的推遲，以及由難于集成多孔低k材料所帶來的銅和低k線尺寸持續(xù)縮減的問題。與此同時(shí)，高達(dá)50%的功耗用在芯片的互連線上，即使對于65nm工藝節(jié)點(diǎn)的銅互連線來說，引線電阻和寄生電容也已經(jīng)成為問題。
最早認(rèn)識到這些問題是在2001年，當(dāng)時(shí)IEEE院士Saraswat、Rief和Meindl預(yù)測，“芯片互連恐怕會使半導(dǎo)體工業(yè)的歷史發(fā)展減速或者止步……”，并提出應(yīng)該探索電路的3D集成技術(shù)。
2007年9月，半導(dǎo)體工業(yè)協(xié)會(SIA)宣稱：“在未來大約10-15年內(nèi)，縮小晶體管尺寸的能力將受到物理極限的限制”，因此3D集成的需求變得更加明顯。全新的器件結(jié)構(gòu)，比如碳納米管、自旋電子或者分子開關(guān)等，在10-15年內(nèi)還不能準(zhǔn)備好。5新型組裝方法，如3D集成技術(shù)再次被提了出來。
存儲器速度滯后問題是3D集成的另一個(gè)推動因素，眾所周知，相對于處理器速度，存儲器存取速度的發(fā)展較慢，導(dǎo)致處理器在等待存儲器獲取數(shù)據(jù)的過程中被拖延。在多核處理器中，這一問題更加嚴(yán)重，可能需要將存儲器與處理器直接鍵合在一起。
3DIC集成技術(shù)的拯救
2005年2月，當(dāng)《ICsGoingVertical》發(fā)表時(shí)，幾乎沒有讀者認(rèn)識到發(fā)生在3DIC集成中的技術(shù)進(jìn)步，他們認(rèn)為該技術(shù)只是疊層和引線鍵合，是一種后端封裝技術(shù)。
今天，3D集成被定義為一種系統(tǒng)級集成結(jié)構(gòu)，在這一結(jié)構(gòu)中，多層平面器件被堆疊起來，并經(jīng)由穿透硅通孔(TSV)在Z方向連接起來(圖1)。
TSV制作：Z軸互連是穿透襯底(硅或者其他半導(dǎo)體材料)而且相互電隔離的連接，TSV的尺寸取決于在單層上需要的數(shù)據(jù)獲取帶寬;
層減薄技術(shù)：初步應(yīng)用需減薄到大約75~50μm，而在將來需減薄到約25~1μm;
對準(zhǔn)和鍵合技術(shù)：或者芯片與晶圓(D2W)之間，或者晶圓與晶圓(W2W)之間。
通過插入TSV、減薄和鍵合，3DIC集成可以省去很大一部分封裝和互連工藝。然而，目前還未完全明確，這些在整個(gè)制造工藝中需要集成在什么位置。似乎對于TSV工藝，可以在IC制造和減薄過程中，經(jīng)由IDM或晶圓廠獲得，而鍵合可以由IDM實(shí)現(xiàn)，也可以在封裝操作中由外部的半導(dǎo)體組裝和測試提供商(OSATS)實(shí)現(xiàn)，但這有可能在技術(shù)成熟時(shí)發(fā)生變化。
在將來很有可能發(fā)生的是，3DIC集成技術(shù)會從IC制造與封裝之間的發(fā)展路線發(fā)生交疊時(shí)開始。
3D工藝選擇
TSV可以在IC制造過程中制作(先制作通孔，viafirst)，也可以在IC制造完成之后制作(后制作通孔，vialast)。在前一種情況下，前道互連(FEOL)型TSV是在IC布線工藝開始之前制作的，而后道互連(BEOL)型TSV則是在金屬布線工藝過程中在IC制造廠中實(shí)現(xiàn)的。
FEOL型通孔是在所有CMOS工藝開始之前在空白的硅晶圓上制造實(shí)現(xiàn)的(圖2)。使用的導(dǎo)電材料必須可以承受后續(xù)工藝的熱沖擊(通常高于1000℃)，因而只能選用多晶硅材料。在BEOL過程中制造的TSV可以使用金屬鎢或銅，而且在通常情況下，制作流程處于整個(gè)集成電路工藝的早期，以保證TSV不會占據(jù)寶貴的互連布線資源。在FEOL和BEOL兩種情況下，TSV都必須設(shè)計(jì)進(jìn)IC布線之中。
TSV也可以在CMOS器件制造完成之后制作。在鍵合工藝之前完成，或者在鍵合工藝之后完成。由于CMOS器件已經(jīng)制作完成，因此在通孔形成時(shí)晶圓不需要再經(jīng)受高溫處理，所以可以使用銅導(dǎo)電材料。很明顯，制作這些通孔的空白區(qū)域需要在設(shè)計(jì)芯片時(shí)就予以考慮。
如果可以選擇，無論是FEOL還是BEOL方案，只要是在晶圓代工廠制作TSV，都是相對簡單的選擇。BEOL互連層是一個(gè)擁有不同介質(zhì)和金屬層的復(fù)雜混合體?？涛g穿透這些層很困難，而且是由不同產(chǎn)品具體決定的。在完整的IC制造之后通過刻蝕穿透BEOL層來制作TSV會阻礙布線通道，增加布線復(fù)雜性并增加芯片尺寸，可能會需要一個(gè)額外的布線層。既然諸如TSMC(中國臺灣省臺北)和特許(新加坡)等晶圓廠已宣稱他們有意向量產(chǎn)化TSV制造，那么在IC制造工藝中制作通孔將成為一個(gè)更切實(shí)可行的選擇。
減薄
大多數(shù)3DIC工藝中，單個(gè)IC的厚度都遠(yuǎn)低于75μm。減薄器件晶圓有兩種選擇(圖3)。在工藝A中，晶圓2以正面朝下的方式直接與IC疊層鍵合在一起。該晶圓接著被減薄到所需厚度，可能將TSV的背端露出。背面工藝順序刻蝕出通孔(如果沒在晶圓加工廠中實(shí)現(xiàn)的話)，并制作出背面I/O焊盤。這樣的疊層減薄也可以使用已知良好芯片(KGD)而非整個(gè)晶圓，以正面朝下的方式與芯片疊層鍵合。
在工藝B中，晶圓首先粘在一個(gè)臨時(shí)承載晶圓上，通常是硅晶圓或者玻璃晶圓，之后進(jìn)行減薄和背面工藝。IC晶圓以正面朝向承載晶圓的方式被粘合，因而必須在后面以正面朝上的方式與3DIC疊層鍵合在一起。由于晶圓與承載晶圓的臨時(shí)鍵合是通過有機(jī)膠完成的，后續(xù)的工藝步驟需要限制在該有機(jī)膠穩(wěn)定的溫度范圍內(nèi)。
在減薄和最終的背面工藝完成之后，器件晶圓可與疊層進(jìn)行對準(zhǔn)和鍵合，之后與承載晶圓分離(晶圓到晶圓鍵合)，或者器件晶圓經(jīng)由承載晶圓直接釋放到劃片框的劃片膠帶上，KGD可以進(jìn)行后續(xù)操作。
對像存儲器這樣單片成品率高、芯片尺寸一致的晶圓來說，W2W是最合適的。D2W鍵合則是用于單片成品率低和/或芯片尺寸不同的晶圓。由于D2W鍵合之后就無法繼續(xù)利用整片晶圓進(jìn)行低成本加工的特性，因此何時(shí)完成D2W組裝非常關(guān)鍵。
形成通孔
目前“鉆蝕”TSV的技術(shù)主要有兩種，一種是干法刻蝕或稱博世刻蝕，另一種是激光燒蝕(表1)。博世工藝十多年為MEMS工業(yè)而開發(fā)，快速地在去除硅的SF6等離子刻蝕和實(shí)現(xiàn)側(cè)壁鈍化的C4F8等離子沉積步驟之間循環(huán)切換。通過圖4可以看出，在過去幾年里，刻蝕速度穩(wěn)步提高。
對于激光技術(shù)的重大進(jìn)展，三星(韓國，首爾)已經(jīng)在存儲器疊層中采用了這一技術(shù)。大多數(shù)最新數(shù)據(jù)都來自于Xsil(愛爾蘭，都柏林)的AlexeyRodin及其同事。作為一種不需掩膜的工藝，激光加工避免了光刻膠涂布、光刻曝光、顯影和去膠等工藝步驟。然而，未來當(dāng)TSV尺寸降到10μm以下時(shí)，激光鉆孔是否可以進(jìn)一步縮小，目前來看還存在一些問題。
通孔絕緣
通常氧化物(SiO2)絕緣層可以使用硅烷(SiH4)或TEOS通過CVD工藝沉積獲得。如果TSV在芯片制造之后進(jìn)行絕緣和填充，則需要小心選擇沉積溫度。為獲得具有合適密度的功能性絕緣層，典型的TEOS沉積溫度在275-350℃范圍。
諸如CMOS圖像傳感器和存儲器等應(yīng)用，則要求更低的沉積溫度。Alcatel(近期剛被Tegal收購，加州Petaluma)和其他的一些設(shè)備制造商最近開發(fā)了這類低溫氧化物沉積技術(shù)。IMEC(比利時(shí)魯汶)曾報(bào)道使用Parylene前驅(qū)體，可以在室溫下進(jìn)行沉積，可作為TSV的高效有機(jī)絕緣層。
阻擋層、種子層和填鍍
阻擋層、種子層和電鍍技術(shù)的性能取決于通孔的尺寸和深寬比(AR)。不管是從制作盲孔方面考慮，還是從填孔方面考慮，清楚不同通孔尺寸下所需的深寬比要求非常重要。大多擁有成本(CoO)模型顯示，通孔制作和通孔填充是3D集成的主要成本障礙，但這明顯取決于通孔尺寸、節(jié)距和深寬比。盡管設(shè)備供應(yīng)商和材料供應(yīng)商正在努力研究10:1到20:1的深寬比，但在短期內(nèi)，這樣的深寬比將在何種應(yīng)用中使用尚不明確。
Amkor(亞利桑那州Chandler)的研究顯示，使用較薄的電路層，結(jié)合較小尺寸的通孔，可以實(shí)現(xiàn)較低的CoO，因?yàn)檫@些深寬比較低的通孔對應(yīng)制造成本較低(圖5)。
隨著3D技術(shù)的演化以及應(yīng)用中通孔尺寸和節(jié)距的縮小，疊層中每層的厚度也很有可能會減小。截至目前的測試表明，即使將硅片厚度減到5μm以下，電路性能也不會惡化。因此，很有可能的是，可制造性而非電學(xué)性能將成為未來的限制因素。此外，當(dāng)考慮先通孔或后通孔方案時(shí)，厚度變得很重要。后者在硅刻蝕開始之前，需要先額外刻蝕厚度超過6μm的后道介質(zhì)層。對于薄硅層來說，這將對刻蝕的深寬比造成很大影響。
諸如CMOS圖像傳感器、存儲器、邏輯電路上存儲器之類3D應(yīng)用，在未來2-3代內(nèi)都不會需要使用大于5的深寬比。在TSV尺寸降到約1μm甚至更小之前，我們將不會看到深寬比達(dá)到10-20范圍。
銅通孔中，TiN粘附/阻擋層和銅種子層都通過濺射來沉積。然而，要實(shí)現(xiàn)高深寬比(AR>4:1)的臺階覆蓋，傳統(tǒng)的PVD直流磁控技術(shù)效果并不令人滿意?；陔x子化金屬等離子體(IMP)的PVD技術(shù)可實(shí)現(xiàn)側(cè)壁和通孔底部銅種子層的均勻沉積。由于沉積原子的方向性以及從通孔底部到側(cè)壁濺射材料過程中離子轟擊的使用，IMP提供更好的臺階覆蓋性和阻擋層/種子層均勻性。
晶圓鍵合技術(shù)選擇
針對3D集成而考察的晶圓鍵合技術(shù)包括：
氧化物(SiO2)共熔鍵合
金屬-金屬鍵合
銅-銅共熔鍵合
共晶鍵合(Cu/Sn)
凸點(diǎn)技術(shù)(Pb/Sn、Au、In)
高分子粘結(jié)鍵合
由于特征尺寸的限制，圖6所示全部鍵合技術(shù)都需要特別光滑、平整和潔凈的表面。盡管所有這些技術(shù)看起來都可行，但有一種趨勢是轉(zhuǎn)向使用金屬-金屬鍵合技術(shù)，因?yàn)檫@種技術(shù)可以同時(shí)實(shí)現(xiàn)機(jī)械和電學(xué)的接觸界面。銅-銅鍵合直接銅鍵合工藝需要到在350-400℃溫度下施加壓力超過30分鐘，接著在350-400℃下的氮?dú)鈿夥胀嘶?0-60分鐘。這一工藝需要高度拋光的銅表面并保持很高的潔凈度。像EVGroup(奧地利St.Florian/Inn)和SUSSMicroTec(佛蒙特州，Waterbury)等廠商提供的商業(yè)化工具，需要在單個(gè)對準(zhǔn)工具上裝有多個(gè)鍵合頭，才能得到可接受的產(chǎn)能。一種像Ziptronix(北卡羅來納州，Morrisville)報(bào)道的稱作直接鍵合互連(DBI)的工藝，據(jù)說可以大大提高這一產(chǎn)能。這種技術(shù)使用金屬對TSV進(jìn)行封帽，之后采用氧化物、金屬同步CMP進(jìn)行平坦化，經(jīng)過專利保護(hù)的表面處理技術(shù)，可使用標(biāo)準(zhǔn)的鍵合/對準(zhǔn)機(jī)在大氣環(huán)境下1-2分鐘內(nèi)實(shí)現(xiàn)芯片或者晶圓的鍵合。在350℃溫度下施加壓力，在低CoO鍵合操作下可以獲得了單一的金屬界面。
3D應(yīng)用
表2總結(jié)了九種不同的3D集成工藝流程，都對應(yīng)從晶圓工藝一直到鍵合。
本文的第二部分將重點(diǎn)對3D技術(shù)商業(yè)化過程中的重點(diǎn)參與者進(jìn)行介紹。將會介紹3D集成的可能應(yīng)用領(lǐng)域，比如存儲器與邏輯電路、閃存疊層以及其他的一些重點(diǎn)方向。
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