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基于CPLD的串并轉(zhuǎn)換和高速USB通信設計
摘要：CPLD可編程技術具有功能集成度高、設計靈活、開發(fā)周期短、成本低等特點。介紹基于ATMEL 公司的CPLD芯片ATF1508AS設計的串并轉(zhuǎn)換和高速USB及其在高速高精度數(shù)據(jù)采集系統(tǒng)中的應用。關鍵詞：CPLD 串并轉(zhuǎn)換 USB可
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基于CPLD的串并轉(zhuǎn)換和高速USB通信設計
濾波和抗干擾是任何智能儀器系統(tǒng)都必須考慮的問題。在傳統(tǒng)的應用系統(tǒng)中，濾波部分往往要占用較多的軟件資源和硬件資源。復雜可編程邏輯器件(CPLD)的出現(xiàn)，為解決這一問題開辟了新的途徑，采用CPLD實現(xiàn)濾波是一種高效
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淺談FPGA設計原則與技巧
前言FPGA(Field-Programmable Gate Array)，即現(xiàn)場可編程門陣列，作為專用集成電路領域中的一種半定制電路，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展下的產(chǎn)物。近幾年來由于FPGA器件的應用十分廣泛，而F
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FPGA/CPLD設計思想與技巧簡介
FPGA/CPLD設計思想與技巧簡介
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AT89C51串并轉(zhuǎn)換驅(qū)動數(shù)碼管實驗指導
器件：74hc595.引腳說明：SDA：數(shù)據(jù)輸入口。SH_CP：數(shù)據(jù)輸入控制端，在每個SH_CP的上升沿, SDA口上的數(shù)據(jù)移入寄存器, 在 SH_CP的第 9個上升沿, 數(shù)據(jù)開始從 QS移出。ST_CP：數(shù)據(jù)置入鎖存器控制端。Q0～Q7：數(shù)據(jù)并行輸
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AT89C51串并轉(zhuǎn)換驅(qū)動數(shù)碼管實驗指導
器件：74hc595.引腳說明：SDA：數(shù)據(jù)輸入口。SH_CP：數(shù)據(jù)輸入控制端，在每個SH_CP的上升沿, SDA口上的數(shù)據(jù)移入寄存器, 在 SH_CP的第 9個上升沿, 數(shù)據(jù)開始從 QS移出。ST_CP：數(shù)據(jù)置入鎖存器控制端。Q0～Q7：數(shù)據(jù)并行輸
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串并轉(zhuǎn)換電路
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FPGA/CPLD設計思想與技巧
FPGA/CPLD設計思想與技巧
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常用FPGA/CPLD四種設計技巧
常用FPGA/CPLD四種設計技巧
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AT89C51串并轉(zhuǎn)換驅(qū)動數(shù)碼管實驗指導
器件：74hc595.引腳說明：SDA：數(shù)據(jù)輸入口。SH_CP：數(shù)據(jù)輸入控制端，在每個 SH_CP的上升沿, SDA口上的數(shù)據(jù)移入寄存器, 在 SH_CP的第 9個上升沿, 數(shù)據(jù)開始從 QS 移出。ST_CP：數(shù)據(jù)置入鎖存器控制端。Q0～Q7：數(shù)據(jù)并行
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AT89C51串并轉(zhuǎn)換驅(qū)動數(shù)碼管實驗指導
器件：74hc595.引腳說明：SDA：數(shù)據(jù)輸入口。SH_CP：數(shù)據(jù)輸入控制端，在每個 SH_CP的上升沿, SDA口上的數(shù)據(jù)移入寄存器, 在 SH_CP的第 9個上升沿, 數(shù)據(jù)開始從 QS 移出。ST_CP：數(shù)據(jù)置入鎖存器控制端。Q0～Q7：數(shù)據(jù)并行
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CoreOptics發(fā)布40G串并轉(zhuǎn)換芯片
6/12/2008，高速光子系統(tǒng)提供商CoreOptics公司今天推出40Gbps 串行/解串行芯片組。該公司CEO Hamid Arabzadeh表示他們已經(jīng)服務電信業(yè)七年之久。他們的目標就是幫助電信業(yè)降低投資和維護成本。通過在數(shù)字信號處理技術
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AT24系列存儲器數(shù)據(jù)串并轉(zhuǎn)換接口的IP核設計
介紹用VHDL語言設計該存儲器數(shù)據(jù)串并轉(zhuǎn)換接口的IP核，從而通過硬件（FPGA或其他可編程芯片）實現(xiàn)AT24系列存儲器與8位微處理器之間的并行通信。
