時(shí)鐘

CH232十二節(jié)奏發(fā)生器電路的應(yīng)用電路圖

CH232是一塊CMOS電子琴專用十二節(jié)奏發(fā)生器集成電路.電路內(nèi)設(shè)的12種節(jié)奏可自動(dòng)選擇,三組輸出可任意推動(dòng)模擬打擊樂(lè)電路.節(jié)奏時(shí)鐘脈沖由內(nèi)部產(chǎn)生,并通過(guò)外接RC元件調(diào)節(jié)節(jié)奏速度;也可采用外時(shí)鐘脈沖直接從17腳輸入.Q6輸出

C181 2-10進(jìn)制可預(yù)置可逆計(jì)數(shù)器的應(yīng)用線路圖

C181是雙時(shí)鐘2-10進(jìn)制可預(yù)置可逆計(jì)數(shù)器.所謂雙時(shí)鐘是指計(jì)數(shù)器的加法計(jì)數(shù)時(shí)鐘和減法計(jì)數(shù)時(shí)鐘各有它自身的輸入端(單時(shí)鐘只有一條公共的時(shí)鐘輸入端),一般來(lái)說(shuō),如果工作頻率較低,多級(jí)使用時(shí)允許時(shí)鐘串行聯(lián)

C180 2-10進(jìn)制同步加法計(jì)數(shù)器的應(yīng)用線路圖

C180(CMOS)2-10進(jìn)制同步加法計(jì)數(shù)器由同步的四級(jí)D型觸發(fā)器組成.它的管腳外引線排列和功用如圖所示,C180 2-10進(jìn)制同步加法計(jì)數(shù)器的真值表如表9.23所示,它的功能如表9.24所示.從真值表和功能表可知,C180 2-10進(jìn)制同步加

T210 2-5-10進(jìn)制計(jì)數(shù)和減法計(jì)數(shù)的應(yīng)用電路圖

T210計(jì)數(shù)器(TTL)是異步計(jì)數(shù)器,它的內(nèi)部有四個(gè)觸發(fā)器,第一個(gè)觸發(fā)器有獨(dú)立的時(shí)鐘輸入CP1和輸出QA,其余三個(gè)觸發(fā)器以五進(jìn)方式相連,其時(shí)鐘輸入為CP2,輸出為QB,QC,QD.T210的管腳外引

MCS-51單片機(jī)中軟時(shí)鐘設(shè)計(jì)的優(yōu)化方法

根據(jù)MCS-51單片機(jī)內(nèi)部定時(shí)計(jì)數(shù)器的特點(diǎn)，提出一種通過(guò)時(shí)定時(shí)計(jì)數(shù)器中斷間隔時(shí)間進(jìn)行累加的軟時(shí)鐘設(shè)計(jì)方法，并在此基礎(chǔ)上提出通過(guò)改變時(shí)間處理方式的進(jìn)一步優(yōu)化方法。此方法不僅簡(jiǎn)化了程序設(shè)計(jì)，節(jié)省了硬件開(kāi)銷，而且提高了電腦時(shí)鐘的定時(shí)精度，具有廣泛的應(yīng)用價(jià)值。

多鎖相環(huán)和擴(kuò)頻時(shí)鐘在數(shù)字娛樂(lè)設(shè)備中的設(shè)計(jì)應(yīng)用

隨著集成技術(shù)的不斷發(fā)展，基于鎖相環(huán)（PLL）的硅芯片時(shí)序解決方案的應(yīng)用越來(lái)越普遍，為那些需要多種頻率的設(shè)計(jì)方案提供了更潔凈、更穩(wěn)定的時(shí)鐘選擇方案。本文的目的在于詳細(xì)論述采用硅芯片時(shí)序解決方案來(lái)解決時(shí)序設(shè)計(jì)

基于APIC時(shí)鐘的嵌入式Linux內(nèi)核實(shí)時(shí)化研究

基于APIC時(shí)鐘的嵌入式Linux內(nèi)核實(shí)時(shí)化研究

基于APIC時(shí)鐘的嵌入式Linux內(nèi)核實(shí)時(shí)化研究

基于APIC時(shí)鐘的嵌入式Linux內(nèi)核實(shí)時(shí)化研究

凌力爾特涵蓋3.81Hz至1MHz的PWM 時(shí)鐘

凌力爾特公司 (Linear Technology CorporaTIon) 推出硅振蕩器 LTC6992，該器件是 TimerBlox 硅定時(shí)器件系列的最新成員。LTC6992 針對(duì) 3.81Hz 至 1MHz 的輸出頻率提供簡(jiǎn)單和準(zhǔn)確的脈沖寬度調(diào)制 (PWM) 功能。該器件

時(shí)鐘脈沖耦合電路

FPGA全局時(shí)鐘資源相關(guān)原語(yǔ)及使用

FPGA全局時(shí)鐘資源相關(guān)原語(yǔ)及使用

嵌入式時(shí)鐘管理器的設(shè)計(jì)與實(shí)現(xiàn)

　　目前，在嵌入式產(chǎn)品的研發(fā)中，低檔微處理器軟件多采用裸機(jī)開(kāi)發(fā)模式實(shí)現(xiàn)。在這種開(kāi)發(fā)模式中，常有如下需求：　　(1) 在經(jīng)歷特定的時(shí)間段后，執(zhí)行特定操作;　　(2) 根據(jù)給定周期執(zhí)行特定操作?！　鹘y(tǒng)的作法是利用

嵌入式時(shí)鐘管理器的設(shè)計(jì)與實(shí)現(xiàn)

嵌入式時(shí)鐘管理器的設(shè)計(jì)與實(shí)現(xiàn)

主從JK觸發(fā)器及其一次翻轉(zhuǎn)現(xiàn)象

主從RS觸發(fā)器在CP=1時(shí)，當(dāng)輸入R=S=1時(shí)，主觸發(fā)器也會(huì)出現(xiàn)輸出狀態(tài)不定的情況，因而限制了它的實(shí)際應(yīng)用。為了使觸發(fā)器的邏輯功能更加完善，可以利用CP=1期間，Q、的狀態(tài)不變且互補(bǔ)的特點(diǎn)，將Q和反饋到輸入端，并將S改

基于FPGA的CCD驅(qū)動(dòng)設(shè)計(jì)

以Atmel公司的面陣CCD-TH7888A圖像傳感器為例，在研究了CCD結(jié)構(gòu)和驅(qū)動(dòng)時(shí)序圖的基礎(chǔ)上提出基于FPGA的驅(qū)動(dòng)脈沖設(shè)計(jì)方法和硬件電路實(shí)現(xiàn)。使用VHDL語(yǔ)言對(duì)驅(qū)動(dòng)時(shí)序發(fā)生器進(jìn)行了硬件描述，并采用Quartus 5．O對(duì)設(shè)計(jì)的驅(qū)動(dòng)時(shí)序發(fā)生器進(jìn)行仿真。試驗(yàn)結(jié)果表明，涉及的驅(qū)動(dòng)電路可以滿足面陣CCD-TH7888A的各項(xiàng)驅(qū)動(dòng)要求。

臺(tái)積電將Azuro的時(shí)鐘設(shè)計(jì)用EDA工具用于處理器內(nèi)核的加固

美國(guó)Azuro宣布，臺(tái)灣臺(tái)積電（TSMC）采用了其時(shí)鐘設(shè)計(jì)用EDA工具“Rubix”。臺(tái)積電將該工具用于處理器內(nèi)核的加固（Hardening，將RTL的軟內(nèi)核轉(zhuǎn)為掩模設(shè)計(jì)水平的硬內(nèi)核）。 Rubix是一種可同時(shí)優(yōu)化時(shí)鐘樹(shù)生成（CTS：

X光安檢機(jī)控制信號(hào)時(shí)鐘提取的設(shè)計(jì)與實(shí)現(xiàn)

針對(duì)X光安檢機(jī)系統(tǒng)控制信號(hào)傳輸中采用傳統(tǒng)串行通信方式所存在的問(wèn)題，提出一種利用數(shù)字鎖相環(huán)技術(shù)實(shí)現(xiàn)串行數(shù)據(jù)時(shí)鐘提取的硬件解決方案。該設(shè)計(jì)基于FPGA進(jìn)行開(kāi)發(fā)，并針對(duì)安檢機(jī)中串行控制數(shù)據(jù)傳輸?shù)臄?shù)字鎖相環(huán)進(jìn)行研究，設(shè)計(jì)了適用于FPGA的串行時(shí)鐘提取系統(tǒng)，最終采用Verilog語(yǔ)言實(shí)現(xiàn)。該設(shè)計(jì)經(jīng)過(guò)安檢機(jī)系統(tǒng)的硬件平臺(tái)實(shí)際測(cè)試，最終經(jīng)過(guò)Signal TapⅡ讀取實(shí)時(shí)數(shù)據(jù)進(jìn)行驗(yàn)證，可以論證該方案的時(shí)鐘捕捉周期短，捕捉精度也滿足安檢機(jī)系統(tǒng)要求，從而實(shí)現(xiàn)了安檢機(jī)系統(tǒng)數(shù)字控制信號(hào)的單線路傳輸，有效地提高傳輸?shù)目煽啃浴?

EDWARDS發(fā)布IXL120 面向真空半導(dǎo)體工藝應(yīng)用

全球領(lǐng)先的真空設(shè)備供應(yīng)商Edwards近日發(fā)布iXL120設(shè)備，拓展了其面向半導(dǎo)體制造工藝的干泵設(shè)備產(chǎn)品。iXL120具有專為負(fù)載時(shí)鐘和其他清洗應(yīng)用的設(shè)計(jì)，在同等產(chǎn)品中可達(dá)到最快速的抽取速度，同時(shí)還具有低能耗、高吞吐量的

FPGA低功耗設(shè)計(jì)須權(quán)衡多項(xiàng)指標(biāo)

　FPGA的功耗高度依賴于用戶的設(shè)計(jì)，沒(méi)有哪種單一的方法能夠?qū)崿F(xiàn)這種功耗的降低，如同其它多數(shù)事物一樣，降低功耗的設(shè)計(jì)就是一種協(xié)調(diào)和平衡藝術(shù)，在進(jìn)行低功耗器件的設(shè)計(jì)時(shí)，人們必須仔細(xì)權(quán)衡性能、易用性、成本、密

FPGA低功耗設(shè)計(jì)須權(quán)衡多項(xiàng)指標(biāo)

　FPGA的功耗高度依賴于用戶的設(shè)計(jì)，沒(méi)有哪種單一的方法能夠?qū)崿F(xiàn)這種功耗的降低，如同其它多數(shù)事物一樣，降低功耗的設(shè)計(jì)就是一種協(xié)調(diào)和平衡藝術(shù)，在進(jìn)行低功耗器件的設(shè)計(jì)時(shí)，人們必須仔細(xì)權(quán)衡性能、易用性、成本、密