PLANAHEAD

使用 PlanAhead Design 工具提高設計性能

PlanAhead 軟件提供了一種解決方案越來越多的客戶在賽靈思® PlanAhead™ 設計分析工具提供的層次化設計方法學中找到解決方案。PlanAhead 軟件為 FPGA 設計流程增加了可視性和控制。通過解決物理方面(介于邏

賽靈思ISE 13.2增加重置功能，提高28nm FPGA驗證效率

可編程平臺廠商賽靈思公司（Xilinx,Inc.）近日宣布推出最新版 ISE® 13.2 設計套件，為28nm 7系列產(chǎn)品，包括將于近期面世的Virtex-7 VX485T提供支持。同時，最新版本的ISE設計套件將采用堆疊硅片互聯(lián)技術構建的業(yè)

賽靈思推出最新版ISE® 13.2設計套件

21ic訊 賽靈思公司（Xilinx,Inc.)日前宣布推出最新版 ISE® 13.2 設計套件，為28nm 7系列產(chǎn)品，包括將于近期面世的Virtex-7 VX485T提供支持。同時，最新版本的ISE設計套件將采用堆疊硅片互聯(lián)技術構建的業(yè)界最高密

如何發(fā)現(xiàn)并解決FPGA設計中的時序問題

耗費數(shù)月精力做出的設計卻無法滿足時序要求，這確實非常令人傷心。然而，試圖正確地對設計進行約束以保證滿足時序要求的過程幾乎同樣令人費神。找到并確定時序約束本身通常也是非常令人頭痛的問題。時序問題的惱人之

如何發(fā)現(xiàn)并解決FPGA設計中的時序問題

耗費數(shù)月精力做出的設計卻無法滿足時序要求，這確實非常令人傷心。然而，試圖正確地對設計進行約束以保證滿足時序要求的過程幾乎同樣令人費神。找到并確定時序約束本身通常也是非常令人頭痛的問題。時序問題的惱人之

如何發(fā)現(xiàn)并解決FPGA設計中的時序問題

如何發(fā)現(xiàn)并解決FPGA設計中的時序問題

Xilinx 推出PlanAhead 8.2設計套件

賽靈思公司（Xilinx)今天宣布即日起推出PlanAhead™ 分層設計和分析軟件8.2版。

Xilinx 推出PlanAhead 8.2設計套件

賽靈思公司（Xilinx)今天宣布即日起推出PlanAhead™ 分層設計和分析軟件8.2版。

XILINX 推出PLANAHEAD 8.1