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針對高速串行接口設(shè)計的高效時鐘解決方案
數(shù)字系統(tǒng)的設(shè)計師們面臨著許多新的挑戰(zhàn)，例如使用采用了串行器/解串器（SERDES）技術(shù)的高速串行接口來取代傳統(tǒng)的并行總線架構(gòu)?；赟ERDES的設(shè)計增加了帶寬，減少了信號數(shù)量
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高性能FPGA中的高速SERDES接口
引言 串行接口常用于芯片至芯片和電路板至電路板之間的數(shù)據(jù)傳輸。隨著系統(tǒng)的帶寬不斷增加至多吉比特范圍，并行接口已經(jīng)被高速串行鏈接，或SERDES （串化器/ 解串器）所取代 。起初， SERDES是獨立的ASSP或ASIC器
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FPGA實現(xiàn)中的SERDES接口設(shè)計和測試
近年來，芯片功能的增強和數(shù)據(jù)吞吐量要求推動了芯片產(chǎn)業(yè)從低速率數(shù)據(jù)并行連接轉(zhuǎn)變到高速串行連接。這個概念被稱為SERDES(Serializer-Deserializer)，包括在高速差分對上串行地傳送數(shù)據(jù)，而不是用低速的并行總線。
小軒窗
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