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基于VerilogHDL的SDX總線與Wishbone總線接口轉(zhuǎn)化的設(shè)計(jì)與實(shí)現(xiàn)
隨著微電子設(shè)計(jì)技術(shù)與工藝的迅速發(fā)展，數(shù)字集成電路逐步發(fā)展到專用集成電路(ASIC)，其中超大規(guī)模、高速、低功耗的新型FPGA的出現(xiàn)，降低了產(chǎn)品的成本，提高了系統(tǒng)的可靠性。同時(shí)，各種電子產(chǎn)品的復(fù)雜度和現(xiàn)代化程度的
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基于32位微處理器AEMB的SoC系統(tǒng)驗(yàn)證平臺(tái)設(shè)計(jì)
SoC芯片的規(guī)模一般遠(yuǎn)大于普通的ASIC，同時(shí)深亞微米工藝帶來(lái)的設(shè)計(jì)困難等使得SoC設(shè)計(jì)的復(fù)雜度大大提高。仿真與驗(yàn)證是SoC設(shè)計(jì)流程中最復(fù)雜、最耗時(shí)的環(huán)節(jié)，約占整個(gè)芯片開(kāi)發(fā)周期的50%～80%，采用先進(jìn)的設(shè)計(jì)與仿真驗(yàn)證方
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基于32位微處理器AEMB的SoC系統(tǒng)驗(yàn)證平臺(tái)設(shè)計(jì)
基于32位微處理器AEMB的SoC系統(tǒng)驗(yàn)證平臺(tái)設(shè)計(jì)
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基于片內(nèi)WISHBONE總線的高速緩存一致性實(shí)現(xiàn)
基于片內(nèi)WISHBONE總線的高速緩存一致性實(shí)現(xiàn)
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基于FPGA的SDX總線與Wishbone總線接口設(shè)計(jì)
摘要 針對(duì)機(jī)載信息采集系統(tǒng)可靠性、數(shù)據(jù)管理高效性以及硬件成本的需求，介紹了基于硬件描述語(yǔ)言Verilog HDL設(shè)計(jì)的SDX總線與Wishbo ne總線接口轉(zhuǎn)化的設(shè)計(jì)與實(shí)現(xiàn)，并通過(guò)Modelsim進(jìn)行功能仿真，在QuartusⅡ軟件平臺(tái)上綜
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基于Wishbone總線的UART IP核設(shè)計(jì)
摘要：介紹了一種基于Wishbone總線的UART IP核的設(shè)計(jì)方法。該設(shè)計(jì)采用了自頂向下的模塊化劃分和有限狀態(tài)機(jī)相結(jié)合的方法，由于其應(yīng)用了標(biāo)準(zhǔn)的Wishbone總線接口，從而使微機(jī)系統(tǒng)與串行設(shè)備之間的通信更加靈活方便。驗(yàn)證
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基于WISHBONE總線的FLASH閃存接口設(shè)計(jì)
本文簡(jiǎn)要介紹了AMD公司Am29LV160D芯片的特點(diǎn)，并對(duì)WISHBONE總線作了簡(jiǎn)單的介紹，詳細(xì)說(shuō)明了FLASH memory 與WISHBONE 總線的硬件接口設(shè)計(jì)及部分Verilog HDL程序源代碼。
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基于WISHBONE總線的FLASH閃存接口設(shè)計(jì)
本文簡(jiǎn)要介紹了AMD公司Am29LV160D芯片的特點(diǎn)，并對(duì)WISHBONE總線作了簡(jiǎn)單的介紹，詳細(xì)說(shuō)明了FLASH memory 與WISHBONE 總線的硬件接口設(shè)計(jì)及部分Verilog HDL程序源代碼。
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基于WISHBONE總線的FLASH閃存接口設(shè)計(jì)
本文簡(jiǎn)要介紹了AMD公司Am29LV160D芯片的特點(diǎn)，并對(duì)WISHBONE總線作了簡(jiǎn)單的介紹，詳細(xì)說(shuō)明了FLASH memory 與WISHBONE 總線的硬件接口設(shè)計(jì)及部分Verilog HDL程序源代碼。
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