在日前的2021 IEEE IDM(國際電子器件會議)上，Intel公布、展示了在封裝、晶體管、量子物理學方面的關鍵技術新突破，可推動摩爾定律繼續(xù)發(fā)展，超越未來十年。
據(jù)介紹，Intel的組件研究團隊致力于在三個關鍵領域進行創(chuàng)新：
一是通過研究核心縮放技術，在未來產(chǎn)品中集成更多晶體管。
Intel計劃通過混合鍵合(hybrid bonding)，解決設計、制程工藝、組裝難題，將封裝互連密度提升10倍以上。
今年7月的時候，Intel就公布了新的Foveros Direct封裝技術，可實現(xiàn)10微米以下的凸點間距，使3D堆疊的互連密度提高一個數(shù)量級。
未來通過GAA RibbonFET晶體管、堆疊多個CMOS晶體管，Intel計劃實現(xiàn)多達30-50%的邏輯電路縮放，在單位面積內容納更多晶體管。
后納米時代，也就是埃米時代，Intel將克服傳統(tǒng)硅通道的限制，用只有幾個原子厚度的新型材料制造晶體管，可在每個芯片上增加數(shù)百萬各晶體管。
二是新的硅技術。
比如在300毫米晶圓上首次集成基于氮化鎵的功率器件、硅基CMOS，實現(xiàn)更高效的電源技術，從而以更低損耗、更高速度為CPU供電，同時減少主板組件和占用空間。
比如利用新型鐵電體材料，作為下一代嵌入式DRAM技術，可提供更大內存容量、更低時延讀寫。
三是基于硅晶體管的量子計算、室溫下進行大規(guī)模高效計算的全新器件，未來有望取代傳統(tǒng)MOSFET晶體管。
比如全球首例常溫磁電自旋軌道(MESO)邏輯器件，未來有可能基于納米尺度的磁體器件制造出新型晶體管。
比如Intel和比利時微電子研究中心(IMEC)在自旋電子材料研究方面的進展，使器件集成研究接近實現(xiàn)自旋電子器件的全面實用化。
比如完整的300毫米量子比特制程工藝流程，不僅可以持續(xù)縮小晶體管，還兼容CMOS制造流水線。
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