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[導(dǎo)讀]靜電可能是導(dǎo)致模擬和數(shù)字電路無法使用的因素之一。當(dāng)不同的材料相互摩擦導(dǎo)致電荷在物體表面積聚時,通常會發(fā)生靜電。當(dāng)它向物體放電時,這稱為靜電放電 (ESD)。

靜電可能是導(dǎo)致模擬和數(shù)字電路無法使用的因素之一。當(dāng)不同的材料相互摩擦導(dǎo)致電荷在物體表面積聚時,通常會發(fā)生靜電。當(dāng)它向物體放電時,這稱為靜電放電 (ESD)。

靜電放電(ESD: Electrostatic Discharge),應(yīng)該是造成所有電子元器件或集成電路系統(tǒng)造成過度電應(yīng)力(EOS: Electrical Over Stress)破壞的主要元兇。 因為靜電通常瞬間電壓非常高(>幾千伏),所以這種損傷是毀滅性和永久性的,會造成電路直接燒毀。 所以預(yù)防靜電損傷是所有IC設(shè)計和制造的頭號難題。

靜電,通常全都是人為產(chǎn)生的,如生產(chǎn)、組裝、測試、存放、過程中都有可能使得靜電累積在人體、搬運(yùn)、儀器或設(shè)備中,甚至元器件本身也會累積靜電,當(dāng)人們在不知情的情況下使這些帶電的物體接觸就會形成放電路徑,瞬間使得電子元件或系統(tǒng)遭到靜電放電的損壞 (這就是為什么以前修電腦都必須要配戴靜電環(huán)托在工作桌上,防止人體的靜電損傷芯片) ,如同云層中儲存的電荷瞬間擊穿云層產(chǎn)生劇烈的閃電,會把大地劈開一樣,而且通常全都是在雨天來臨之際,因為空氣濕度大易形成導(dǎo)電。

ESD 可高達(dá) 25KV,存儲電荷量少,源阻抗高。有許多不同的方法可以對設(shè)備進(jìn)行 ESD 鑒定。有些包括在消費(fèi)品上常見的無處不在的 CE 標(biāo)志。其他標(biāo)準(zhǔn)適用于汽車、飛機(jī)、醫(yī)療、工業(yè)和其他類型的設(shè)備。

ESD 防護(hù)取決于預(yù)期的 ESD 暴露水平以及市場和行業(yè)限制。裝置和方法包括:

火花間隙:在這種方法中,自由空氣、 PC 板走線、連接器觸點(diǎn)、氣體放電管 (GDT) 中的兩個或三個電極或其他導(dǎo)體中的 兩個電極之間存在間隙。這種空氣或 GDT 間隙允許大部分 ESD 放電跳到地?!敖拥亍笨赡苁侵概c大地的實際電流連接連接,或簡單地指電路公共端。PC 板缺口在低成本消費(fèi)品中很常見。GDT在電信、計算機(jī)和工業(yè)設(shè)備中更為常見。GDT 充滿惰性氣體,因此它們將具有非??深A(yù)測的擊穿電壓。

正如關(guān)于 PC 板方法的猜測一樣,布局技術(shù)通常對于在器件中獲得良好的 ESD 性能非常關(guān)鍵。此外,通常最好在電路板邊緣周圍放置一個周邊走線,并用非腐蝕性金屬接地,以盡量減少車間處理帶來的問題。

串聯(lián)電阻: 在這種方法中,將串聯(lián)電阻添加到 I/O 線以阻止 ESD 放電。結(jié)果是電壓下降和電流減少。這通常與電源軌和接地的肖特基二極管鉗位相結(jié)合。有時鉗位二極管位于被保護(hù)設(shè)備的內(nèi)部。

MOV: 金屬氧化物壓敏電阻(MOV) 是另一種低成本的 ESD 和浪涌保護(hù)方法。這些器件是電壓可變電阻器,當(dāng)電壓增加超過某個點(diǎn)時,電阻會急劇下降。從功能上講,它們的作用類似于齊納二極管,但有幾點(diǎn)需要注意:它們是雙極的;它們具有非常寬松的電壓容差;它們會因暴露在過壓條件下而磨損。當(dāng)它們最終磨損時,它們無法打開。它們還可以為信號線增加顯著的電容負(fù)載。但它們的成本很低。

TVS/TVS 陣列: 瞬態(tài)電壓抑制器(TVS) 是另一種常用的 ESD 保護(hù)方法。這些器件在功能上是齊納二極管,但具有更大的 PN 結(jié)面積。因此,它們可以承受顯著的反向電流,而只有輕微的退化。在過應(yīng)力的情況下,這些將失效短路。TVS 有多種尺寸和樣式,從用于手機(jī) I/O 保護(hù)的微型 BGA 陣列到用于電源輸入和電源輸入保護(hù)的大型設(shè)備。

良好的去耦: 這可以防止 ESD “使電源軌振鈴”并導(dǎo)致模擬或數(shù)字控制電路故障。此類故障可能表現(xiàn)為偶發(fā)且不可預(yù)測的重置或數(shù)字電路切換。

屏蔽: 敏感電路周圍的屏蔽會有所幫助??赡苁芤嬗谄帘蔚碾娐钒ǜ咴鲆?、寬帶寬放大器級、電壓基準(zhǔn)和數(shù)據(jù)轉(zhuǎn)換器的輸入。ADC 的模擬輸入當(dāng)然是敏感的,但 DAC 和多路復(fù)用器(多路復(fù)用器)的時鐘和數(shù)據(jù)線也會受到影響。如果我們可以控制設(shè)置時間,則可以防止 ESD 毛刺造成混淆 DAC 和將多路復(fù)用器切換到錯誤通道等事情。

良好的電源和接地層: 這些可以將 ESD 分流到去耦網(wǎng)絡(luò)中,并防止電路損壞或干擾。

我們見過哪些與 ESD 相關(guān)的現(xiàn)象?我們的設(shè)計是否相當(dāng)穩(wěn)健,或者我們是否發(fā)現(xiàn)自己在資格方面有一些頭疼的問題?我們對敏感模擬電路使用的任何其他方法?


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