FinFET晶體管尺寸的量化一直是主要挑戰(zhàn)，并迫使高密度6T

存算一體化是指將傳統(tǒng)以計(jì)算為中心的架構(gòu)轉(zhuǎn)變?yōu)橐詳?shù)據(jù)為中心的架構(gòu)，它可以突破馮·諾伊曼架構(gòu)下存算分離的瓶頸，直接利用存儲(chǔ)器進(jìn)行數(shù)據(jù)處理，從而把數(shù)據(jù)存儲(chǔ)與計(jì)算融合在同一芯片中，極大提高計(jì)算并行度與能效比，特別適用于深度學(xué)習(xí)神經(jīng)網(wǎng)絡(luò)領(lǐng)域，如可穿戴設(shè)備、移動(dòng)設(shè)備、智能家居等場景。

在上期的文章里，我們介紹了新型非易失性存儲(chǔ)介質(zhì)ReRAM用于存算一體大算力AI芯片的優(yōu)勢，今天我們來介紹另一種常見的存儲(chǔ)介質(zhì)——SRAM。

SRAM的全稱是靜態(tài)隨機(jī)存取存儲(chǔ)器(StaTIc Random-Access Memory, SRAM) 是隨機(jī)存取存儲(chǔ)器的一種。

所謂“靜態(tài)”，是指只要保持通電，寫入的信息就不會(huì)丟失，讀出時(shí)也不破壞存儲(chǔ)的信息。這種“靜態(tài)”是相對于動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(Dynamic Random-Access Memory,DRAM) 而言的。后者由于存儲(chǔ)位元是基于電容器的電荷量進(jìn)行存儲(chǔ)，電荷量會(huì)隨著時(shí)間和溫度的變化而減少，因此需要定期刷新來保持原有的記憶信息。但無論是SRAM還是DRAM，都屬于易失性存儲(chǔ)器，在斷電后就會(huì)丟失數(shù)據(jù)。

隨著全球各地的陸續(xù)放開，各種線下活動(dòng)也逐漸恢復(fù)。今年，第 68 屆年度 IEEE 國際電子器件會(huì)議 (IEDM) 全面恢復(fù)，來自世界各地的近 1500 名工程師匯聚一堂，在舊金山一起討論半導(dǎo)體行業(yè)的最新發(fā)展內(nèi)容。

wikichip 從臺(tái)積電的那篇論文中發(fā)現(xiàn)，雖然邏輯電路仍在或多或少地沿著歷史軌跡前行，但 SRAM 這方面的路線似乎已經(jīng)完全崩潰。臺(tái)積電在今年早些時(shí)候正式推出其 N3 技術(shù)時(shí)表示，與 N5 相比，新節(jié)點(diǎn)的邏輯密度將提高 1.6 倍和 1.7 倍，但他們沒有明說的是，與 N5 相比，新技術(shù)的 HD SRAM 密度幾乎沒有任何變化，總體提升聊勝于無，這可能意味著采用新一代 3nm 工藝的 CPU、GPU 成本更高，終端產(chǎn)品也會(huì)更貴。

在此次 IEEE 頂會(huì)上，臺(tái)積電談到了 3nm 基礎(chǔ)版 (N3B) 節(jié)點(diǎn)以及 3nm 增強(qiáng)型 (N3E) 的部分?jǐn)?shù)據(jù)。簡單來說，N3E 是 N3B 稍微“廉價(jià)”一些的版本，放在最終芯片上可以說相比性能更注重的是功耗控制方面。有趣的是，對于新的 N3E 節(jié)點(diǎn)，高密度 SRAM 位單元尺寸并沒有縮小，依然是 0.021 μm2，這與 N5 節(jié)點(diǎn)的位單元大小完全相同。但你要知道，N3B 實(shí)裝了 SRAM 縮放，其單元大小僅有 0.0199μm2，相比上一個(gè)版本縮小了 5%。

就粗略地估算一下，N3E 的內(nèi)存密度(ISO-assist circuit overhead)大約為 31.8 Mib / mm2。作為對比，英特爾的 Intel 4(原 7nm)將 SRAM 位元尺寸從 0.0312μm2 縮小到了 0.024μm2。當(dāng)然，目前 Intel 7 (以前稱為 10nm Enhanced superin) 大約為 27.8 Mib / mm2，相比起來還是落后于臺(tái)積電的 HD SRAM 密度。

微縮技術(shù)可以用于提高半導(dǎo)體器件的密度，并逐漸發(fā)展了各式各樣的多柵極晶體管，這種晶體管通常具有鰭形狀和納米線形狀的多溝道有源圖案，圖案形成于芯片襯底上，在有源圖案上還設(shè)置有柵極結(jié)構(gòu)。

由于這種多柵極晶體管利用三維溝道來實(shí)現(xiàn)，因此比較容易進(jìn)行微縮。此外，即使不增加多柵極晶體管的柵極長度也可以提高電流控制能力，并可以有效地抑制溝道區(qū)的電勢受漏極電壓影響的短溝道效應(yīng)(SCE)。

而隨著目前2~3nm芯片技術(shù)的深入研究以及半導(dǎo)體器件的節(jié)距尺寸減小，需要確保半導(dǎo)體器件中的接觸之間的電容減小和電穩(wěn)定性。為此，三星在2021年7月6日申請了一項(xiàng)名為“半導(dǎo)體器件”的發(fā)明專利(申請?zhí)枺?02110761662.0)，申請人為三星電子株式會(huì)社。

在會(huì)議上，臺(tái)積電談到了原始基礎(chǔ) N3 (N3B) 節(jié)點(diǎn)以及增強(qiáng)型 (N3E)，后者是N3B 稍微寬松一些的變體。臺(tái)積電展示原型測試芯片配備了一個(gè)由超過 35 億個(gè)晶體管和一個(gè)可完全運(yùn)行的 256Mbit SRAM 宏組成的邏輯電路(圖 1)。SRAM 存儲(chǔ)單元面積為 0.0199μm 2，是有史以來最小的。我們確認(rèn) SRAM 宏即使在 0.5V 的電壓下也能完美工作(圖 2)。

有趣的是，對于新的 N3E 節(jié)點(diǎn)，高密度 SRAM 位單元尺寸達(dá)到 0.021 μm2，這與他們的 N5 節(jié)點(diǎn)的位單元大小完全相同，并沒有縮小。N3B 變體預(yù)計(jì)不會(huì)進(jìn)入太多產(chǎn)品，但確實(shí)具有縮放 SRAM 位單元;然而，在 0.0199μm2 時(shí)，它僅縮小了 5%(或縮小了 0.95 倍)。

就粗略的內(nèi)存密度而言(假設(shè) ISO 輔助電路開銷)，N3E 大致為 31.8 Mib/mm2，并將增加到 33.55 Mib/mm2 或 1.75 Mib/mm2(230 KB)的改進(jìn)。

這是一些嚴(yán)重的壞消息!從這個(gè)角度來看，雖然據(jù)說 N3B 和 N3E 都提供了 1.6 倍和 1.7 倍的芯片級(jí)晶體管縮放，但 SRAM 的 1.0 倍和 1.05 倍縮放是災(zāi)難性的?，F(xiàn)在，我們?nèi)匀幌Ｍ_(tái)積電在某個(gè)時(shí)候?yàn)?N3 推出更密集的 SRAM 位單元變體，我們確實(shí)希望在未來看到 SRAM 的某種程度的微縮，但好的舊微縮 SRAM 微縮似乎已經(jīng)死了。

Jonathan Chang等人在ISSCC 2020上展示了用于開發(fā)高性能SRAM單元和陣列的技術(shù)方案。

FinFET晶體管尺寸的量化一直是主要挑戰(zhàn)，并迫使高密度6T

SRAM單元中的所有晶體管僅能使用一個(gè)Fin。通過設(shè)計(jì)工藝協(xié)同優(yōu)化(DTCO)對設(shè)計(jì)進(jìn)行了優(yōu)化，以提供高性能和高密度以及高產(chǎn)量和可靠性。圖2展示了2011年至2019年的SRAM單元面積的微縮歷程。但值得注意的是，2017年至2019年的SRAM單元面積縮小速度遠(yuǎn)慢于2011年至2017年的速度，這表明SRAM單元的微縮速度沒有跟上邏輯區(qū)域的部分。在IEDM

2019上，5nm工藝的邏輯密度提高了1.84倍，而SRAM密度僅提高了1.35倍。臺(tái)積電利用飛行位線(FBL，F(xiàn)lying Bit

Line)架構(gòu)進(jìn)一步減少了面積，從而節(jié)省了5%的面積。5nm SRAM 單元的版圖示意圖如圖3所示。