臺(tái)積電中科 2nm 制程晶圓廠交地再度延遲

據(jù)業(yè)內(nèi)信息報(bào)道，臺(tái)灣地區(qū)中科管理局在本周一再度宣布延后臺(tái)積電 2nm 晶圓廠的開發(fā)日程，預(yù)計(jì)今年第四季度才能完成取地及相關(guān)計(jì)劃作業(yè)程序，大約 11 月交地后公共工程與廠商方可同步動(dòng)工。

據(jù)悉，臺(tái)積電 2nm 晶圓廠區(qū)分別計(jì)劃在竹科寶山、中科設(shè)廠。臺(tái)積電總裁魏哲家在年初的法說會(huì)上表示，2nm 制程工藝的進(jìn)度比之前預(yù)估的要更好，明年維持風(fēng)險(xiǎn)試產(chǎn)，預(yù)計(jì)兩年后量產(chǎn)。

根據(jù)公開的資料顯示，臺(tái)積電 2nm 晶圓廠中科臺(tái)中園區(qū)二期的擴(kuò)建案共規(guī)劃了兩期共計(jì)四座晶圓廠，本來(lái)是計(jì)劃 2023 年就開始動(dòng)工并最快與明年年底前將第一座 2nm 晶圓廠投產(chǎn)。

根據(jù)臺(tái)積電的財(cái)報(bào)數(shù)據(jù)顯示，上個(gè)月合并總營(yíng)收約為 1631.74 億新臺(tái)幣(約 53.38 億美金)，環(huán)比減少 18.4%，同比增長(zhǎng) 11.1%，前兩個(gè)月的總營(yíng)收約 3632.25 億新臺(tái)幣(約 118.82 億美金)，同比增長(zhǎng) 13.8%。

2nm 制程工藝是在 3nm 制程工藝之后的下一個(gè)微縮制程，臺(tái)積電和英特爾都已經(jīng)在其戰(zhàn)略上規(guī)劃了 2nm 的產(chǎn)品。2018年底，臺(tái)積電董事長(zhǎng)劉德音就預(yù)測(cè)芯片規(guī)模將繼續(xù)擴(kuò)大到 2nm~3nm 制程工藝。

然而到 2019 年，半導(dǎo)體業(yè)內(nèi)還沒有確定臺(tái)積電的技術(shù)水平是否可以在 3nm 以外的水準(zhǔn)上使用的時(shí)候，臺(tái)積電已經(jīng)實(shí)現(xiàn)了從 FinFET 到閘極全環(huán)電晶體(GAAFET)類型的轉(zhuǎn)變。

2020 年的時(shí)候，臺(tái)積電就計(jì)劃在 2024 年左右進(jìn)入 2nm 的風(fēng)險(xiǎn)生產(chǎn)，同年臺(tái)積電開始在新竹科學(xué)工業(yè)園區(qū)建立一個(gè) 2nm 技術(shù)的研發(fā)實(shí)驗(yàn)室。同年臺(tái)積電董事長(zhǎng)劉德音也表示將在臺(tái)灣新竹建立一個(gè) 2nm 制程的工廠，也可以根據(jù)需求在臺(tái)中市的中部科學(xué)工業(yè)園區(qū)安裝生產(chǎn)。

據(jù)悉，2nm 制程相比 3nm 制程可在相同功耗下提高 10~15% 執(zhí)行效能，而在相同效能下則可降低 25~30% 的功耗，2nm 制程技術(shù)采用奈米片電晶體(Nanosheet)設(shè)計(jì)，將取代過往使用多年的鰭式場(chǎng)效應(yīng)晶體管(FinFET)設(shè)計(jì)，同時(shí)也能結(jié)合Chiplet小晶片設(shè)計(jì)方案，分別可對(duì)應(yīng)行動(dòng)裝置運(yùn)算，以及高效能運(yùn)算處理器設(shè)計(jì)需求。