據(jù) 21ic 獲悉，近日三星半導(dǎo)體主管慶桂顯聲稱將在今年第三季度舉行的今年國際集成電路技術(shù)研討會上展示其最新的 SF3 工藝信息。本次技術(shù)將鰭式場效應(yīng)晶體管(FinFET)轉(zhuǎn)向為全門納米線晶體管(Gate-All-Around)架構(gòu)，較前代技術(shù)相比頻率提升 22%、能效改善 34%、PPA 優(yōu)化 21 %。
盡管三星半導(dǎo)體在去年第三季度開始使用其 SF3E (早期又稱為 3nm 環(huán)柵)制造技術(shù)生產(chǎn)芯片，但該公司僅將此技術(shù)用于部分芯片而不是廣泛使用，然而三星正在開發(fā)其名為 SF3 (3GAP) 的第二代 3nm 節(jié)點，并計劃在在日本京都舉行的今年 VLSI 技術(shù)與電路研討會上披露更多相關(guān)信息。
三星的 Sf3 制造技術(shù)預(yù)計將采用該公司的第二代多橋通道場效應(yīng)晶體管(MBCFET)，這種新的制造技術(shù)建立在已經(jīng)量產(chǎn)的第一代 GAA 器件(SF3E)的基礎(chǔ)上，并進(jìn)行了進(jìn)一步的優(yōu)化。
三星官方表示與 SF4(4LPP，4nm 級超低功耗)相比，SF3 在相同的功率和晶體管數(shù)量下性能提高 22%，在相同的時鐘和復(fù)雜性下功率降低 34%，以及 0.79 倍的邏輯面積減少，但是沒有將 SF3 與 SF3E 進(jìn)行比較，也沒有關(guān)于 SRAM 和模擬電路縮放的消息。
與 FinFET 器件相比，GAA 晶體管的主要優(yōu)勢之一是泄漏電流減少，因為它們的柵極在所有四個側(cè)面都被溝道包圍，此外還可以調(diào)整通道厚度以提高性能或降低功耗。三星表示 SF3 平臺提供了更大的設(shè)計靈活性，這是由同一單元類型中 MBCFET 器件的各種納米片寬度實現(xiàn)的，目前尚不清楚這是否意味著原始 SF3E 缺少 GAA 晶體管的一項關(guān)鍵功能。
三星在其論文中展示的一張圖片 描繪了金屬柵極工藝過程中納米片頂部的損壞，因此我們可以推測該公司將涵蓋的方面之一是其基于 GAA 的 SF3E 生產(chǎn)節(jié)點遇到的生產(chǎn)挑戰(zhàn)，更有意思的是三星近日也承認(rèn)了其制造工藝落后于臺積電至少需要五年時間才能趕上的傳言。
三星憑借其第二代基于 MBCFET 的節(jié)點 SF3(3GAP)，三星半導(dǎo)體的代工業(yè)務(wù)將和臺積電持續(xù)競爭，而且三星還打算提供一種 4nm 級制造工藝幾乎同時為高性能 CPU/GPU 設(shè)計的技術(shù) SF4X(4HPC)，不過屆時臺積電也有望推出其性能提升的 N3P 制造技術(shù)。
三星堅信目前向 GAA 晶體管過渡是正確的，因為這將使代工芯片制造商能夠在英特爾和臺積電等競爭對手之前解決新架構(gòu)的任何問題，當(dāng)這些代工競爭對手在未來幾年開始使用其 20A、N2 生產(chǎn)芯片并可能面臨三星現(xiàn)在正在應(yīng)對的類似挑戰(zhàn)時，三星相信其 SF2 節(jié)點將提供功率、性能、晶體管的卓越平衡密度、成本和產(chǎn)量。
根據(jù)業(yè)內(nèi)的信息，今年至明年三星將以 SF3 以及 SF3P 的生產(chǎn)為主，期望良率預(yù)計在 60% 至 70%。此外三星還計劃在 2025~2026 年期間正式公布其 2nm 相關(guān)技術(shù)信息，三星半導(dǎo)體主管慶桂顯在演講時聲稱三星目前的技術(shù)落后于臺積電，但將在五年內(nèi)完成超越。
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