利用FPGA器件如何實現(xiàn)可編程電源的系統(tǒng)設計?
為現(xiàn)場可編程門陣列 (FPGA) 設計電源系統(tǒng)并非易事。FPGA 是高度可配置的半導體器件,用于一系列應用和終端市場。常見的例子包括通信、汽車、工業(yè)、醫(yī)療、視頻和國防。由于它們是高度可配置的,因此可以在它們周圍放置各種組件以形成最終的系統(tǒng)設計。盡管潛在應用和系統(tǒng)的列表可能無窮無盡,但所有設計的一個共同點是它們都需要電源。
為 FPGA 上電通常需要多個電壓軌。根據(jù)您的應用,您的主要輸入電源可能來自背板、隔離電源、非隔離電源,甚至是電池。從這些主要輸入中,通常會生成一個中間直流電壓來為 FPGA 的主電源軌供電。這些中間電壓通常為 5 V 或 12 V DC。表 1 和表 2 列出了 FPGA 的一些典型電壓軌、電壓和容差。
確定每個軌的適當電流水平可能是一項棘手的任務,因為電流的范圍可以從幾百毫安到 60 A 及以上。提前計劃可以避免過度設計(支付太多)或設計不足(必須重新設計)電源軌的錯誤。FPGA 供應商提供了準確的工具,可根據(jù)您使用 FPGA 的方式估算最壞情況下的功耗。
賽靈思功耗估算器( XPE),如圖 1 所示,涵蓋了賽靈思 FPGA 的多個系列。在該工具中,您可以選擇您正在使用的確切部件并輸入您的時鐘和配置信息,以確定您的電源需求,并根據(jù)估計做出適當?shù)脑O備選擇。
賽靈思 Zynq® UltraScale+? RFSoC 支持 -2 和 -1 速度等級,其中 -2E 器件性能最高。-2LE 和 -1LI 器件可以 0.85V 或 0.72V 的 VCCINT 電
壓工作,專為實現(xiàn)更低的最大靜態(tài)功耗而設計。使用以 VCCINT = 0.85V 工作的 -2LE 和 -1LI 器件時,L 器件的速度規(guī)格與 -2I 或 -1I 速度
等級相同。以 VCCINT = 0.72V 工作時,-2LE 和 -1LI 器件的性能以及靜態(tài)和動態(tài)功耗都將下降。
DC 和 AC 特性按以下溫度范圍來指定:擴展級 (E)、工業(yè)級 (I) 和軍工級 (M)。除正常工作的溫度外或者除非另行說明,否則特定速度等級
的所有 DC 和 AC 電氣參數(shù)都相同(即,-1 速度等級的擴展級器件的時序特性與 -1 速度等級的工業(yè)級器件相同)。但在每個溫度范圍
內(nèi),僅限選定的速度等級和/或器件才可用。
本數(shù)據(jù)手冊中的 XQ 參考信息僅適用于 XQ 加固型封裝中可用的器件。請參閱《軍用級 UltraScale 架構數(shù)據(jù)手冊:簡介》 (DS895),以獲
取有關 XQ 軍用級器件編號、封裝和訂購的更多信息。
所有供電電壓和結溫規(guī)格均代表最差情況下的規(guī)格。所含參數(shù)為常用設計和典型應用的公用參數(shù)。
可編程電源指某些功能或參數(shù)可以通過計算機軟件編程進行控制的電源。可編程電源的實現(xiàn)方法有很多種。其中,現(xiàn)場可編程門陣列(Field ProgrammableGate Array,F(xiàn)PGA)具有性能好,規(guī)模大,可重復編程,開發(fā)投資小等優(yōu)點。隨著微電子技術的發(fā)展,F(xiàn)PGA的成本不斷下降,正逐漸成為各種電子產(chǎn)品不可或缺的重要部件。由于FPGA有著如此眾多的優(yōu)點,因此系統(tǒng)采用FPGA作為控制芯片,實現(xiàn)可編程電壓源系統(tǒng),為需要可調(diào)電壓源的電子產(chǎn)品提供高精度、高可靠性的電壓。
1 系統(tǒng)設計
采用Altera公司Cyclone系列EP1C6Q240C8為控制芯片。通過Altera的IP工具MegaWizard管理器定制LPM_ROM宏功能模塊,用.mif格式文件存放產(chǎn)生電壓的數(shù)據(jù);利用硬件描述語言(HDL)設計分頻電路、地址發(fā)生器或數(shù)據(jù)計數(shù)器等控制電路。地址發(fā)生器對ROM進行數(shù)據(jù)讀取。ROM中各單元的數(shù)據(jù)經(jīng)串/并轉(zhuǎn)換電路,在DAC控制電路的作用下,串行數(shù)據(jù)從高位到低位讀入數(shù)/模轉(zhuǎn)換器中,數(shù)/模轉(zhuǎn)換器出來的模擬電壓信號經(jīng)過運算放大器放大后,得到所需的模擬電壓。系統(tǒng)框圖如圖1所示。
根據(jù)項目需求,定制10 b×32 Word的LPM_ROM??梢援a(chǎn)生32路1 024階可調(diào)的電壓。此外,可以根據(jù)需要定制不同的位寬,不同單元數(shù)的LPM_ROM宏功能模塊,可以產(chǎn)生符合精度要求的多通道電壓。
2 控制電路設計
2.1 分頻電路模塊
開發(fā)板提供的系統(tǒng)時鐘為50 MHz,系統(tǒng)的時鐘信號通過分頻模塊進行分頻,將分頻后的時鐘信號分別提供給控制電路模塊、地址發(fā)生器和并/串轉(zhuǎn)換電路作為時鐘控制信號。該模塊部分VHDL源程序如下:
程序中,duty為控制占空比的參數(shù);count為控制分頻的參數(shù)。通過改變duty和count兩個參數(shù),得到占空比及分頻數(shù)可調(diào)的時鐘信號,極為方便。
2.2 其他模塊的實現(xiàn)
其他控制模塊包括地址發(fā)生器、DAC控制電路、并/串轉(zhuǎn)換電路。存儲數(shù)據(jù)中只讀存儲器ROM是通過QuartusII軟件中Mega Wizard Plug-In Manager命令定制元件的。地址發(fā)生器產(chǎn)生地址信號addr_tom和讀使能信號clk_rom,對ROM中的數(shù)據(jù)進行讀取。讀取到的數(shù)據(jù)data為并行數(shù)據(jù),由于采用的是串行數(shù)據(jù)輸入的數(shù)/摸轉(zhuǎn)換器,所以要進行并/串轉(zhuǎn)換。data并行數(shù)據(jù)在load使能信號的作用下,賦植給寄存器data_q,經(jīng)并/串轉(zhuǎn)換電路對data_q進行從高位到低位的并/串轉(zhuǎn)換。在DAC控制電路產(chǎn)生讀數(shù)據(jù)信號clk_dac和片選信號cs_dac的作用下,轉(zhuǎn)換電路的輸出信號從高位到低位串行讀入數(shù)/模轉(zhuǎn)換器DAC中。
可編程邏輯器件 (Programmable Loeie Device,PLD)是一種用戶編程實現(xiàn)某種邏輯功能的邏輯器件,主要由可編程的與陣列、或陣列、門陣列等組成,可通過編程來實現(xiàn)一定的邏輯功能。
PLD 按集成度高低可分為簡單 PLD 和復雜PLD,簡單 PLD包括可編程只讀存儲器 ( Proerammable Read Onlv Memory,???PROM)、可編程邏輯陣列 (Prograrmable Logie Array, PIA)器件、可編程陣列邏輯(Prograrmable Array Logie, PAL)器件、通用陣列邏輯 ( Generic ArrayLogic, CAL)器件;復雜 PLD 包括可擦可編程邏輯 (Erasable PLD, EPLD) 器件、復雜的可編程邏輯 (Complex Programmable Logie Device, CPLD)器件、場可編程門陣列 ( Field Programmable Gate Array, FPGA)器件等。
隨著可編程器件的發(fā)展,可以將 CPU、DSP、ADC/DAC、存儲器等集成到一個可編程器件上,從而構成可編程系統(tǒng)芯片 (System On Programmable Chip, SoPC),如圖所示。
對PLD進行測試時,需要對其內(nèi)部包含的資源進行結構分析,經(jīng)過測試配置(TC)將其編程配置為具有特定功能的電路,再通過向量實施(TS) 過程對電路進行功能及參數(shù)測試。
因可編程邏輯單元工藝不同,PLD 的編程工藝也不相同,主要有熔絲(Fuse)、反熔絲(Ani-fuse)、可擦可編程只讀存儲器 (Erasable ProgrammableRead Only Memory,EPROM)、電可擦可編程只讀存儲器 (Electrically ErasableProgrammable Read Only Memory, E2PROM)、靜態(tài)隨機存取存儲器 (StaticRandom Aecess Memory, SRAM)和閃速存儲器(Flash Memory)等。
常用的測試編程方法有在系統(tǒng)可編程 (In-System Programmable, ISP)、聯(lián)合測試工作組(Joint Test Action Group, JTAG)協(xié)議編程、串行外設接口 ( Serial PeripheralInterface. SPI)編程、主模式/從模式編程等在系統(tǒng)可編程 (ISP)技術是萊迪思公司在 20 世紀 80 年代提出的一種先進的編程技術,廣泛用于 PROM、CPLD 和 FPGA 等的在系統(tǒng)編程。
ISP 狀態(tài)機有兩種,即三狀態(tài) ISP 狀態(tài)機和 IEEE1149.1 標準的 JTAG 狀態(tài)機(見圖)。