臺積電首提1nm工藝，實現(xiàn)1萬億晶體管的單個芯片封裝

業(yè)內(nèi)消息，近日臺積電在IEDM 2023會議上制定了提供包含1萬億個晶體管的芯片封裝路線，來自單個芯片封裝上的3D封裝小芯片集合，與此同時臺積電也在開發(fā)單個芯片2000億晶體管，該戰(zhàn)略和英特爾類似。

為了實現(xiàn)該目標，臺積電重申正在致力于2nm級N2和N2P生產(chǎn)節(jié)點，以及1.4nm級A14和1nm級A10制造工藝，預(yù)計將于2030年完成。前不久臺積電透露其1.4nm級工藝制程研發(fā)已經(jīng)全面展開，2nm級制程將于2025年開始量產(chǎn)。

據(jù)悉，臺積電的1.4nm節(jié)點的正式名稱為A14，預(yù)計在技術(shù)上不太可能采用垂直堆疊互補場效應(yīng)晶體管（CFET）技術(shù)，但臺積電仍在探索該技術(shù)，預(yù)計A14可能將像N2節(jié)點一樣，依賴于臺積電第二代或第三代環(huán)繞柵極場效應(yīng)晶體管（GAAFET）技術(shù)。

考慮到自家N2節(jié)點計劃于2025年底量產(chǎn)，N2P節(jié)點則定于2026年底量產(chǎn)，因此A14節(jié)點預(yù)計將在2027-2028年問世。N2和A14等節(jié)點將需要系統(tǒng)級協(xié)同優(yōu)化才能真正發(fā)揮作用，同時實現(xiàn)新的性能、功耗和功能水平。

此外，臺積電預(yù)計封裝技術(shù)（CoWoS、InFO、SoIC等）將不斷取得進步，使其能夠在2030年左右構(gòu)建封裝超過1萬億個晶體管的大規(guī)模多芯片解決方案。與此同時，高孔徑EUV促使的小掩膜尺寸也將為芯片設(shè)計和制造商帶來挑戰(zhàn)。