數(shù)模接地層時(shí)，如何解決諧波干擾的問題？（含設(shè)計(jì)圖）

以下內(nèi)容中，小編將對數(shù)模接地層時(shí)如何解決干擾諧波的技術(shù)方案進(jìn)行著重介紹和闡述，希望本文能幫您增進(jìn)對干擾諧波解決方法的了解，和小編一起來看看吧。

一、諧波干擾是什么

在整流回路中，輸入電流的波形為不規(guī)則的矩形波，波形按傅立葉級數(shù)分解為基波和各次諧波，其中的高次諧波將干擾輸入供電系統(tǒng)。在逆變輸出回路中，輸出電流信號是受PWM載波信號調(diào)制的脈沖波形，對于GTR大功率逆變元件，其PWM的載波頻率為2～3KHZ，而IGBT大功率逆變元件的PWM最高載頻可達(dá)15KHZ。同樣，輸出回路電流信號也可分解為只含正弦波的基波和其他各次諧波，而高次諧波電流對負(fù)載直接干擾。另外，高次諧波電流還通過電纜向空間輻射，干擾鄰近電氣設(shè)備。

二、數(shù)模接地層如何解決諧波干擾

在高性能采樣數(shù)據(jù)系統(tǒng)中，應(yīng)使用低相位噪聲振蕩器產(chǎn)生ADC（或DAC）采樣時(shí)鐘，采樣時(shí)鐘抖動(dòng)干擾模擬輸入/輸出信號，并提高噪聲和失真的嚴(yán)重度。采樣時(shí)鐘發(fā)生器應(yīng)與高噪聲數(shù)字電路隔離開，同時(shí)接地并去耦至模擬接地層，與處理運(yùn)算放大器和ADC一樣。采樣時(shí)鐘抖動(dòng)對ADC信噪比(SNR)的影響可用以下公式近似計(jì)算：

唯一的噪聲源來自均方根采樣時(shí)鐘抖動(dòng)tj。注意，以上公式中的f是模擬輸入頻率。通過簡單示例可知，如果tj = 50 ps rms，f = 100 kHz，則SNR = 90 dB，相當(dāng)于約15位的動(dòng)態(tài)范圍。時(shí)鐘抖動(dòng)對SNR的這一影響在教程MT-007中有詳細(xì)論述。不過，在大多數(shù)高性能ADC中，內(nèi)部孔徑抖動(dòng)與采樣時(shí)鐘上的抖動(dòng)相比可以忽略。 理想情況下，采樣時(shí)鐘振蕩器應(yīng)參考分離接地系統(tǒng)中的模擬接地層。不過由于系統(tǒng)限制，此方法未必可行。許多情況下，采樣時(shí)鐘必須從數(shù)字接地層上產(chǎn)生的更高頻率、多用途系統(tǒng)時(shí)鐘獲得，接著必須從數(shù)字接地層上的原點(diǎn)傳遞至模擬接地層上的ADC。兩層之間的接地噪聲直接添加到時(shí)鐘信號，并產(chǎn)生過度抖動(dòng)。抖動(dòng)可造成信噪比降低，還會產(chǎn)生干擾諧波。

通過使用上圖所示的小RF變壓器或高速差分驅(qū)動(dòng)器和接收機(jī)IC，發(fā)射采樣時(shí)鐘信號作為差分信號，可在某種程度上解決此問題。許多高速ADC具有差分采樣時(shí)鐘輸入，更便于采用此方法。如果使用有源差分驅(qū)動(dòng)器和接收機(jī)，應(yīng)選擇ECL、低電平ECL或LVDS，從而將相位抖動(dòng)降至最低。在+5 V單電源系統(tǒng)中，ECL邏輯可連接在地與+5 V (PECL)電源之間，并將輸出交流耦合至ADC采樣時(shí)鐘輸入。不管是哪種情況，原始主系統(tǒng)時(shí)鐘必須從低相位噪聲振蕩器產(chǎn)生，而不是DSP、微處理器或微控制器的時(shí)鐘輸出。

以上便是小編此次帶來的有關(guān)數(shù)模接地層時(shí)如何解決干擾諧波的技術(shù)方案的全部內(nèi)容，十分感謝大家的耐心閱讀，想要了解更多相關(guān)內(nèi)容，或者更多精彩內(nèi)容，請一定關(guān)注我們網(wǎng)站哦。