管理ASIC智能可穿戴醫(yī)療設(shè)備設(shè)計(jì)的權(quán)衡

定制ASICS使OEM能夠更好地平衡功能和需求,但是沒(méi)有什么東西是完美的。幾乎所有的應(yīng)用程序都是如此,特別是在先進(jìn)的可穿戴醫(yī)療系統(tǒng)中,在這些系統(tǒng)中,功率預(yù)算、功能和形式因素都在嚴(yán)格的約束下運(yùn)行。在本文中,我們研究了在采用ASIC方法時(shí)可能面臨的一些關(guān)鍵性權(quán)衡,以及如何更有效地平衡這些權(quán)衡。

用于醫(yī)療保健和健康應(yīng)用的智能穿戴技術(shù)是一個(gè)巨大的機(jī)遇。潛在的設(shè)計(jì)從智能石膏到手腕監(jiān)視器到治療系統(tǒng)。但是,一組常見(jiàn)的約束將許多這些設(shè)備結(jié)合在一起,其中最重要的是精確度、能源使用率、尺寸和成本。

雖然其中每一個(gè)都對(duì)硬件設(shè)計(jì)有重要影響,但設(shè)計(jì)師們需要面對(duì)的權(quán)衡往往主要集中在設(shè)備的能源配置上。隨著活動(dòng)的變化,耗電量的變化如何經(jīng)常支配著架構(gòu)決策,以及設(shè)計(jì)能滿足其他約束的程度。

注意1:功能總是與電池尺寸相對(duì)

附加電池的容量將限制可供給設(shè)備的能量。采用能量采集的無(wú)電池設(shè)計(jì)將受到更大的限制。能量限制將控制設(shè)計(jì)的幾個(gè)方面.從系統(tǒng)設(shè)計(jì)的角度來(lái)看,在所有級(jí)別上影響最大的決定是職責(zé)周期的決定。

雖然許多醫(yī)療保健設(shè)備以"永遠(yuǎn)開著"的姿態(tài)出現(xiàn),但在大多數(shù)情況下,高效率的設(shè)計(jì)將確保大多數(shù)電路在低工作周期中運(yùn)行:在投入使用之前,盡可能長(zhǎng)時(shí)間地睡眠和停止供電。在現(xiàn)代工藝節(jié)點(diǎn)中,為了防止耗電的晶體管中不斷流動(dòng)的泄漏電流,電子開關(guān)是必不可少的。例如,實(shí)現(xiàn)多個(gè)時(shí)鐘和電源域,確保電源只供應(yīng)給在適當(dāng)時(shí)間需要的子系統(tǒng)。

很多時(shí)候,系統(tǒng)中唯一的部分在任何時(shí)候都是活躍的,是一個(gè)高功耗的定時(shí)器和內(nèi)存緩沖區(qū),它定期喚醒前端電路,以執(zhí)行數(shù)據(jù)轉(zhuǎn)換并將數(shù)據(jù)移動(dòng)到緩沖區(qū)。電路或固件可以監(jiān)視傳入的數(shù)據(jù),以查看是否超過(guò)了某些閾值或緩沖區(qū)是否滿了。如果是這樣的話,邏輯可以觸發(fā)狀態(tài)轉(zhuǎn)換,該狀態(tài)轉(zhuǎn)換會(huì)喚醒一個(gè)監(jiān)控微控制器來(lái)分析數(shù)據(jù)。在這一級(jí)作出的決定可能會(huì)導(dǎo)致更多的系統(tǒng)部分被喚醒,以采取進(jìn)一步行動(dòng)。這一行動(dòng)的形式可能是通過(guò)藍(lán)牙將數(shù)據(jù)轉(zhuǎn)發(fā)給另一個(gè)iot設(shè)備或智能手機(jī)主機(jī)。

雖然睡眠和清醒周期可以在軟件或固件級(jí)別進(jìn)行管理,但這不一定是最優(yōu)的電力效率。這也是使用前端ASIC在考慮全系統(tǒng)電源消耗時(shí)能帶來(lái)顯著優(yōu)勢(shì)的一個(gè)原因。前端ASIC通常可以提供對(duì)在現(xiàn)成前端數(shù)據(jù)轉(zhuǎn)換器的預(yù)定狀態(tài)下可能無(wú)法獲得的功率狀態(tài)進(jìn)行微調(diào)控制的能力。

注意2:性能與電池尺寸

許多現(xiàn)成的高分辨率ADCS采用了西格瑪三角洲結(jié)構(gòu)。在這個(gè)體系結(jié)構(gòu)中,數(shù)字濾波器部分從一個(gè)相對(duì)簡(jiǎn)單的模擬輸入階段交換了解析率樣本,這是一種在現(xiàn)代半導(dǎo)體工藝中以相對(duì)較低的成本提供高精度和動(dòng)態(tài)范圍的設(shè)計(jì)方法。高動(dòng)態(tài)范圍可以幫助管理對(duì)醫(yī)療設(shè)備的干擾,在那里經(jīng)常有顯著的噪音與感興趣的信號(hào)混合在一起。

由一個(gè)相對(duì)強(qiáng)大的處理器捕獲的數(shù)字信號(hào)處理可以從可能相對(duì)較小的信號(hào)中過(guò)濾出大部分噪聲和干擾。不幸的是，這種策略的組合導(dǎo)致了一個(gè)耗電的系統(tǒng)。DSP執(zhí)行的過(guò)采樣和濾波不僅需要大量的能量，還需要主機(jī)微控制器所需的廣泛的數(shù)字后處理，每次捕獲可能需要活躍的。

當(dāng)抽取濾波器被放大以實(shí)現(xiàn)高分辨率時(shí)，sigma-增量轉(zhuǎn)換器的高延遲可能會(huì)加劇這個(gè)問(wèn)題。從捕獲序列開始獲取每個(gè)樣本塊所需的時(shí)間可能會(huì)導(dǎo)致主機(jī)微控制器/系統(tǒng)的占空比比率的增加。一個(gè)更節(jié)能的解決方案是專注于處理更靠近源的干擾,并使用混合信號(hào)電路來(lái)處理共同的噪聲源,這樣一個(gè)更清潔,更低速率的信號(hào)可以傳輸?shù)街鳈C(jī)微控制器。

這種類型的設(shè)計(jì)通常使用自定義的DSP在ASIC上進(jìn)行數(shù)字濾波的過(guò)度集中信號(hào)的兩個(gè)目的。通過(guò)消除大干擾者在源頭的影響,可以減少對(duì)ADC的動(dòng)態(tài)范圍要求。第二,濾波信號(hào)可以用較低的采樣速率傳輸?shù)轿⑻幚砥?從而降低電路活動(dòng),從而降低功率。

進(jìn)一步的節(jié)省可以通過(guò)在ASIC上的內(nèi)存中緩沖一些輸出樣本,在不經(jīng)常的時(shí)間間隔中喚醒微控制器來(lái)讀取和處理它們來(lái)實(shí)現(xiàn)。在這個(gè)限度內(nèi),只有特定的信號(hào)特征或事件,例如異常心率值,才可以被傳送、記錄,或喚醒系統(tǒng)以便采取進(jìn)一步行動(dòng)。由于輸出樣本率現(xiàn)在很低,通過(guò)將輸出樣本存儲(chǔ)在ASIC上也可以獲得更大的功率節(jié)約,而且只能很少地喚醒單片機(jī)來(lái)讀取它們。

由于對(duì)高動(dòng)態(tài)范圍的需求較少,由此產(chǎn)生的ASIC反過(guò)來(lái)可以采用一種更少能源密集的轉(zhuǎn)換結(jié)構(gòu)。它可能仍然是一個(gè)西格瑪三角轉(zhuǎn)換器,但使用了一個(gè)更簡(jiǎn)單的,低延遲的抽取濾波器階段。這樣的設(shè)計(jì)有一個(gè)較短的啟動(dòng)開銷,使其更快速的電源和斷電周期或多路復(fù)用跨輸入通道。

另一個(gè)選擇是成功的近似(SAR)設(shè)計(jì),因?yàn)檫@是一個(gè)提供高能源效率的整體架構(gòu)。對(duì)于緩慢變化的輸入,電荷整合電路可以提供能量使用、分辨率和捕獲率的最佳組合。

注意3:功能與封裝

前端ASICS的一個(gè)重要特點(diǎn)是它們可以非常有空間效率。硅的尺寸通常小于3x3mm,這使設(shè)備非常適合于小包裝尺寸的醫(yī)療可穿戴。

然而,使用充分利用ASIC緊湊性的芯片規(guī)模的包將會(huì)導(dǎo)致從設(shè)備的有限數(shù)量的I/O連接。這與建立更多傳感器輸入系統(tǒng)的趨勢(shì)相反.多重輸入提供了探測(cè)更多皮膚部位的能力,以獲得更好的信號(hào)。智能醫(yī)療可穿戴性越來(lái)越多地結(jié)合來(lái)自不同傳感器模式的數(shù)據(jù),以改進(jìn)總體結(jié)果,同時(shí),更有效地處理來(lái)自個(gè)人輸入的噪音。

平衡芯片尺寸和I/O連接增加之間的平衡的一個(gè)傳統(tǒng)方法是移動(dòng)到比標(biāo)準(zhǔn)的4.4mm高的音高密度的包。權(quán)衡的是,這可能會(huì)增加整個(gè)系統(tǒng)的成本,因?yàn)閷⑿枰谟∷㈦娐钒搴脱b配技術(shù)的變化,以處理更小的電路跟蹤。另一種選擇是增加I/O通道上的多路復(fù)用級(jí)別,特別是對(duì)于外部微控制器的連接。

串行端口上的多路處理提供了一種有效的方式,可以根據(jù)數(shù)據(jù)吞吐量進(jìn)行密碼計(jì)數(shù)。在使用哪種協(xié)議方面有靈活性。如果它能支持設(shè)備所需的數(shù)據(jù)速率,使用兩線i2c而不是四線SPI釋放出兩個(gè)潛在的珍貴I/O針。

另一個(gè)節(jié)省針計(jì)數(shù)的來(lái)源是通過(guò)電路設(shè)計(jì)技術(shù),避免使用外部的鈍化器,如電容器和電感器,來(lái)處理模擬處理功能。鑄造廠提供的混合信號(hào)工藝允許在金屬互聯(lián)堆棧中形成被動(dòng)元件,可以提供一個(gè)有效的模具尺寸與銷數(shù)的注意。

還值得一提的是,先進(jìn)的包裝技術(shù)還將把模擬前端和傳感器嵌入到一個(gè)包中,從而釋放多氯聯(lián)苯房地產(chǎn)和國(guó)際電針。

注意4:降低BOM成本

在一個(gè)理想的世界里,系統(tǒng)的大部分功能將被吸收到一個(gè)ASIC中。但在一些情況下,這在經(jīng)濟(jì)上是不可行的。

什么功能被集成到一個(gè)ASIC和過(guò)程節(jié)點(diǎn)中,ASIC將需要實(shí)現(xiàn)這些功能,這將受到大量需求的影響。它們包括電壓級(jí)別、IP可用性、對(duì)非易失性內(nèi)存的支持、所需邏輯門的數(shù)目以及成本。模擬接口和其他支持電路通常會(huì)在成熟的過(guò)程節(jié)點(diǎn)上顯示出更好的經(jīng)濟(jì)性,這些節(jié)點(diǎn)具有晶體管和其他集成元件,不會(huì)像邏輯或內(nèi)存晶體管那樣擴(kuò)展。

你可能無(wú)法擁有你想要的一切,但是一個(gè)好的ASIC設(shè)計(jì)師將能夠平衡權(quán)衡,并查看整個(gè)系統(tǒng),找到你最好的選擇。

一個(gè)很好的例子,在工作的平衡是葡萄糖監(jiān)測(cè)補(bǔ)丁。這類設(shè)備需要一個(gè)模擬前端,BAR支持無(wú)線通信,一個(gè)處理器核心和閃存。假設(shè)一個(gè)55NM的目標(biāo)過(guò)程,ASIC的總開發(fā)成本可能達(dá)到數(shù)百萬(wàn)美元。這將不僅僅是設(shè)計(jì)和創(chuàng)建用于生產(chǎn)在FAB的面具,而是許可BL和處理器IP。

采用相同設(shè)計(jì)的一種更具成本效益的方法是使用一種模擬前端ASIC,該集成電路設(shè)計(jì)的目的是使用各種現(xiàn)成的可實(shí)現(xiàn)的處理器。如果供應(yīng)鏈條件需要,支持不同外部處理器的靈活性將允許制造業(yè)改變。

這樣做將要求在ASIC中重復(fù)某些功能,可能需要額外的通用I/O和I2C或SPI接口以及電源管理接口。這可能增加了ASIC的規(guī)模和成本。但可以實(shí)現(xiàn)更大的節(jié)約。ASIC將能夠使用一個(gè)成熟的過(guò)程,降低掩膜成本,如130NM。而ASIC將減少知識(shí)產(chǎn)權(quán)的許可,這將降低開發(fā)成本。但這個(gè)架構(gòu)仍能提供供應(yīng)鏈保護(hù)。

理解優(yōu)化設(shè)計(jì)的權(quán)衡

采用ASIC方法可以防止供應(yīng)鏈問(wèn)題,并允許我們優(yōu)化我們的設(shè)計(jì)。但是總是有權(quán)衡的,在走這條路線之前,應(yīng)該理解這些。