高速AD轉(zhuǎn)換器的生存指南，第三部分

在模擬數(shù)字轉(zhuǎn)換器(ADC)空間,目前主要有三種類型的數(shù)字輸出使用的ADC制造商。如本文之前部分所述,這三種輸出是互補金屬氧化物半導(dǎo)體(CMOS)、低壓差動信令(LVDS)和電流模式邏輯(CML)。

根據(jù)采樣率、分辨率、輸出數(shù)據(jù)率和耗電要求,介紹并討論了每種類型的設(shè)計,以及它們在ADC設(shè)計中的典型使用方式。在隨后的文章中,將討論這些接口的實現(xiàn)。

在選擇和使用這三種不同的輸出時,將介紹這三種輸出的實際應(yīng)用以及注意事項。還將介紹如何處理其中每一項產(chǎn)出的一般準則,并討論每一項產(chǎn)出的優(yōu)缺點。

基礎(chǔ)

在使用數(shù)字接口時,無論數(shù)字輸出類型如何,都有一些共同的規(guī)則和需要考慮的問題。首先,對于最好的終止,最好是在接收器上使用真正的電阻終止。在接收器上看到的反射可能會破壞系統(tǒng)中的定時預(yù)算。在處理CMOS和LVDS輸出時,如果在系統(tǒng)中使用多個ADCS,則不使用來自一個ADC的DCO(數(shù)據(jù)時鐘輸出)。這可能導(dǎo)致時間錯誤和不適當(dāng)?shù)臄?shù)據(jù)捕獲在接收機。這在I/Q系統(tǒng)中尤為重要,因為在I/Q系統(tǒng)中,兩個ADCS之間需要精確的時間。

即使在這種情況下,兩個ADAC通常是在同一個包中,使用適當(dāng)?shù)腄CO輸出對于每個ADC也很重要。這確保了準確的定時關(guān)系可以保持。另一個需要記住的重要參數(shù)是數(shù)據(jù)格式.

重要的是要確保ADC和接收器是一致的數(shù)據(jù)格式(即。二的補或偏移二進制)。除了這些項目外,數(shù)據(jù)傳輸?shù)乃俣纫埠苤匾?。隨著數(shù)據(jù)速率的增加,在接收機上適當(dāng)獲取數(shù)據(jù)的距離減小。這是由于互聯(lián)和電纜帶寬的限制,以及由此產(chǎn)生的符號間干擾等問題。這只是幾個原因,為什么重要的是考慮互聯(lián)作為輸電線路。

重要的是要以這種方式處理互聯(lián),并了解輸電線路的特點。隨著數(shù)據(jù)速率的增加,以這種方式理解互聯(lián),它變得更加重要。必須注意確保正確的導(dǎo)體尺寸以及正確的間隔距離之間的信號和返回層。同樣重要的是選擇具有恒定介電性質(zhì)的板材,以便在互聯(lián)長度上盡可能少地波動跟蹤特性。

理想的情況是,傳輸線路傳播到無限遠;然而,在實際實現(xiàn)中,這顯然是不可能的。結(jié)果表明,皮膚效應(yīng)、介質(zhì)損失、輻射損失等都影響傳輸線路參數(shù),降低信號質(zhì)量。這就是為什么正確設(shè)計具有正確物理參數(shù)的輸電線路,并確保發(fā)射機和接收機之間的匹配阻抗,是非常重要的。這樣做可以節(jié)省能量,并獲得盡可能大的信號傳送到接收器。

你需要知道的是

在查看CMOS輸出時,有幾件事情需要考慮。首先,考慮邏輯級(~1V/NS)、輸出負載(~10pf/門驅(qū)動)和充電電流(~10mA/輸出)的典型開關(guān)速度。利用最小的電容負載來減小充電電流是很重要的.這是通過只駕駛一個門,最短的可能跟蹤,而在可能的情況下,沒有通道。此外,阻尼電阻可以用于最小化充電電流,如圖1所示。

最小化這些水流是很重要的,因為它們可以很快地聚集起來。例如,四通道14位ADC可能有一個高達14x4x10mA的瞬態(tài)電流,這將是560mA!!串聯(lián)阻尼電阻器將有助于抑制這種大的瞬態(tài)電流。這將有助于減少輸出中的瞬態(tài)產(chǎn)生的噪音,從而有助于防止輸出在ADC中產(chǎn)生額外的噪音和變形。

圖1帶阻尼電阻的CMOS輸出驅(qū)動程序

阻尼電阻的時間常數(shù)和電容負載應(yīng)小于輸出數(shù)據(jù)速率周期的大約10%。例如,如果使用一個樣本速率為80MSP的ADC,并在每個CMOS輸出上的電容負載為10F,則時間常數(shù)應(yīng)該大約為12.5NS的10%,即1.25NN。因此,阻尼電阻,R,可以設(shè)置為100歐姆,這個值很容易得到,并且符合時間常數(shù)的標準。

選擇大于10%周期的R值會降低輸出數(shù)據(jù)的沉降時間,干擾接收器的數(shù)據(jù)采集。ADC輸出的CMOS輸出上的電容負載應(yīng)限于單一的門負載,在任何情況下都不能直接連接到噪聲數(shù)據(jù)總線。要連接到數(shù)據(jù)總線,應(yīng)該使用一個中間緩沖寄存器來最大限度地減少來自ADC的CMOS輸出的負載。

隨著數(shù)據(jù)速率的增加,CMOS輸出,瞬態(tài)電流也增加,并導(dǎo)致更高的功率消耗。圖2說明了雙14位ADC的CMOS、LVDS和CML輸出的不同耗電需求。在大約150-200MSP和14位分辨率,CML輸出驅(qū)動器開始變得更有效率的電力消耗。與CMOS輸出不同,CML和LVDS輸出的運行方式使它們的功率消耗保持相對恒定。隨著數(shù)據(jù)速率的增加,CMOS輸出的耗電幾乎是線性的.由于需要更多的CMOS輸出引腳來支持相同的ADC分辨率,因而增加了耗電量。

LVDS和CML驅(qū)動程序不受這些相同的限制。CML的優(yōu)點是,由于數(shù)據(jù)的序列化,與LVDS和CMOS驅(qū)動程序相比,每個給定的分辨率所需要的輸出對數(shù)目較少。為Jesd204B接口指定的CML驅(qū)動器具有額外的優(yōu)勢,因為該規(guī)范要求隨著樣品速率的增加和輸出線速率的上升而降低峰值到峰值的電壓水平。

圖2CMOS、LVDS和CML功率消耗比較

低濃度和低濃度

與CMOS相比,LVDS提供了一些很好的優(yōu)勢。除了較高樣本速率轉(zhuǎn)換器的耗電量較低外,還有較高的支持數(shù)據(jù)速率、較高的抗噪音性和較佳的驅(qū)動距離等好處。當(dāng)使用諸如CMOS等單端信號時,由于CMOS輸出輸出產(chǎn)生的大量瞬態(tài)電流所引起的地面反彈,印刷電路板中的噪聲較高。

這種噪聲耦合到ADC時鐘和模擬輸入的可能性更大,這可能導(dǎo)致降低信噪比和sfdr性能。LVDS和CML采用的是差動信號,它不能消除CMOS中出現(xiàn)的大的地面反彈,但至少可以大大降低效果。通過使用差動信令,系統(tǒng)固有地排斥了常見的模式噪聲,這可能會導(dǎo)致降低信噪比和SFDR性能。

由于LVDS和CML信號的平衡性,相聲最小化。由于信號的低電壓和微分特性,電磁干擾(EMI)也降低了。

增加可用帶寬、改善動態(tài)范圍和降低系統(tǒng)噪聲的愿望推動了轉(zhuǎn)換器設(shè)計,以更高的采樣率和更高的分辨率。因此,需要利用一個更快和更有效的數(shù)據(jù)接口。JELD204是利用CML技術(shù)為其物理接口而引入的。該標準最初要求產(chǎn)出率達到3.125千兆比特/秒。這個數(shù)據(jù)速率超出了CMOS和LVDS的能力。

最新修訂版JES204B概述了輸出數(shù)據(jù)率高達12.5Gbps的轉(zhuǎn)換器類別。這使得CMOS和LVDS接口的數(shù)據(jù)速率完全無法達到。然而,即使擁有所有的優(yōu)點,在處理微分信號時也要記住一些東西。