FPGA中處理和解析傳入的數(shù)據(jù)

近些年來(lái)，隨著電子技術(shù)的發(fā)展，無(wú)線通信技術(shù)、計(jì)算機(jī)網(wǎng)絡(luò)的發(fā)展，分布式無(wú)線數(shù)據(jù)采集網(wǎng)絡(luò)技術(shù)開(kāi)始興起，并迅速的應(yīng)用到各個(gè)領(lǐng)域。在一些地形復(fù)雜，不適合人類出現(xiàn)的區(qū)域需要進(jìn)行數(shù)據(jù)采集的情況下，都可以適當(dāng)?shù)倪x擇無(wú)線分布式采集來(lái)進(jìn)行。現(xiàn)有的無(wú)線分布式采集系統(tǒng)中，往往使用單片機(jī)、DSP等作為系統(tǒng)的主控控制單元。但是由于其自身工作特點(diǎn)，往往對(duì)于精確的定時(shí)控制以及并行處理能力上比FPGA弱。隨著FPGA等可編程邏輯器件的發(fā)展，為無(wú)線數(shù)據(jù)可靠傳輸提供了很好的實(shí)現(xiàn)平臺(tái)。采用FPGA作為時(shí)序控制和信號(hào)處理的處理器，將使系統(tǒng)電路設(shè)計(jì)更加簡(jiǎn)潔、可靠、靈活，可有效的縮短開(kāi)發(fā)周期，并降低開(kāi)發(fā)成本。

在FPGA中實(shí)現(xiàn)無(wú)線遙感采集系統(tǒng)涉及硬件設(shè)計(jì)和軟件開(kāi)發(fā)。以下是一個(gè)簡(jiǎn)化的硬件設(shè)計(jì)框架，它包括了基本的組件和流程：

數(shù)據(jù)采集：使用ADC將傳感器數(shù)據(jù)轉(zhuǎn)換為可以傳輸?shù)臄?shù)字信號(hào)。

無(wú)線通信：通過(guò)無(wú)線通信協(xié)議(如LoRa或BLE)將數(shù)據(jù)發(fā)送到基站。

數(shù)據(jù)處理：在FPGA中處理和解析傳入的數(shù)據(jù)。

為此，基于CycloneIV+STM32設(shè)計(jì)了一種新型的無(wú)線分布式采集系統(tǒng)，實(shí)現(xiàn)了數(shù)據(jù)的高可靠和同步傳輸。設(shè)計(jì)主要由3大部分組成：編碼器、譯碼器、無(wú)線收發(fā)電臺(tái)。在對(duì)編碼器、譯碼器同步校準(zhǔn)后，對(duì)待發(fā)送數(shù)據(jù)進(jìn)行卷積編碼，并轉(zhuǎn)換為串行數(shù)據(jù)。數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)后，在串行數(shù)據(jù)幀頭加入Barker碼來(lái)實(shí)現(xiàn)幀的同步，并使用2條互為備份的數(shù)據(jù)傳送通道同時(shí)發(fā)送數(shù)據(jù)。在數(shù)據(jù)接收端檢測(cè)到barker碼后，本地對(duì)互為備份的雙通道數(shù)據(jù)進(jìn)行viterbi譯碼(本文設(shè)計(jì)的viterbi譯碼器采用并行結(jié)構(gòu)，大大的降低譯碼時(shí)間)。譯碼結(jié)束后，本地對(duì)雙通道數(shù)據(jù)進(jìn)行循環(huán)冗余校驗(yàn)，并做出判選，最后執(zhí)行相應(yīng)指令。并在規(guī)定時(shí)間給出相應(yīng)反饋信號(hào)。設(shè)計(jì)的無(wú)線采集系統(tǒng)，即使某一數(shù)據(jù)通道出現(xiàn)少量錯(cuò)碼，系統(tǒng)仍能有效的恢復(fù)出數(shù)據(jù)，并進(jìn)行可靠的數(shù)據(jù)傳輸。系統(tǒng)添加了監(jiān)控模塊，實(shí)時(shí)備份上傳的數(shù)據(jù)并監(jiān)控，如發(fā)現(xiàn)不能正常上傳，則啟用備用模塊保證整個(gè)系統(tǒng)正常工作。系統(tǒng)不僅能實(shí)現(xiàn)數(shù)據(jù)的高可靠和同步傳輸，而且具有很好的適用性，可廣泛應(yīng)用工業(yè)中。

2 無(wú)線分布式采集系統(tǒng)簡(jiǎn)介

2.1 系統(tǒng)硬件簡(jiǎn)介

無(wú)線分布式采集系統(tǒng)包括編碼器、譯碼器(編碼器、譯碼器硬件完全相同，只是配置邏輯不同，可配置為編碼器、譯碼器、中繼站)和無(wú)線通信電臺(tái)。如圖1所示，這是一個(gè)最簡(jiǎn)單的一對(duì)一式分布式系統(tǒng)。

圖1 無(wú)線分布式采集系統(tǒng)結(jié)構(gòu)

編碼器作為上位機(jī)與譯碼器之間的橋梁，通過(guò)USB/RS485通道進(jìn)行發(fā)送、接收命令和數(shù)據(jù)。譯碼器接收編碼器發(fā)來(lái)的命令進(jìn)行配置和采集，并將數(shù)據(jù)存儲(chǔ)至DDR2中。譯碼器收到上傳命令后，上傳數(shù)據(jù)至編碼器。

編碼器/譯碼器硬件系統(tǒng)框圖如圖2所示。本系統(tǒng)主控單元由FPGA完成。FPGA選用Altera公司的EP4CGX30F407,邏輯單元為29440個(gè)，80個(gè)18×18乘法器，多達(dá)290個(gè)用戶自定義IO。STM32作為監(jiān)控和備用單元組成系統(tǒng)的基本架構(gòu)，STM32F407ZG系列是基于高性能的ARM CortexTM-M4F的32位RISC內(nèi)核，工作頻率高達(dá)168 MHz，該STM32F407ZG系列采用高速嵌入式存儲(chǔ)器(多達(dá)1 MB閃存，高達(dá)192 KB的SRAM)，擁有3個(gè)12位ADC，2個(gè)DAC，1個(gè)低功耗RTC，12個(gè)通用16位定時(shí)器，2個(gè)通用32位定時(shí)器。人機(jī)交互部分由16X2液晶顯示字符模塊和4個(gè)按鍵組成，其主要功能是通過(guò)按鍵對(duì)基站編號(hào)設(shè)置并顯示在LCD上。無(wú)線模塊選用WSN-03系列無(wú)線模塊作為收發(fā)平臺(tái)，工作電壓為5 V，傳輸速率和工作頻段等都可配置。目前傳輸速率最大為115 200b ps,工作頻為433 MHz可調(diào)。無(wú)線模塊與FPGA主要以RXD/A，TXD/B,NRST(復(fù)位控制)，SET(設(shè)置模塊參數(shù))，SLP(休眠控制)信號(hào)線連接。GPS模塊選用VKl6U6進(jìn)行定位，與FPGA以UART接口連接，波特率定位9600 bps。ADC選用基于△-Σ技術(shù)的32 bits高精度低功耗模數(shù)轉(zhuǎn)換芯片ADSl282，采樣信號(hào)電平范圍：差分輸人一2.5~+2.5 V。單個(gè)譯碼器有6個(gè)采集通道，以2 k采樣率，采樣時(shí)常16 S來(lái)計(jì)算，單個(gè)譯碼器純數(shù)據(jù)量為6×2 k×16×24-6144 Kbits.考慮到編碼器，一次采樣，8個(gè)基站的數(shù)據(jù)經(jīng)編碼后數(shù)據(jù)總量為98 304 Kbits，所以編碼器和譯碼器需增加l片Micron Technology公司的MT47H256M8HG-37E IT(256Meg×8)作為緩存空間。由于DDR2 SDRAM需要特定的控制讀寫(xiě)時(shí)序，系統(tǒng)直接采用Quartus II自帶的“DDR2 SDRAM High-Performance Controller”IP CORE。USB部分由2個(gè)通道組成，一個(gè)是由FPGA、CY7C68013和USB接口組成;另一個(gè)由STM32(自帶USB驅(qū)動(dòng))和USB接口組成。同時(shí)本設(shè)計(jì)中還添加了RS485串口，使整個(gè)系統(tǒng)與上位機(jī)能保持實(shí)時(shí)通信，為系統(tǒng)的遠(yuǎn)程控制提供了可能，并能保持系統(tǒng)更新。

圖2 系統(tǒng)框架

2.2 系統(tǒng)數(shù)據(jù)流程

系統(tǒng)的數(shù)據(jù)流程為：同步校準(zhǔn)譯碼器，設(shè)置各個(gè)譯碼器接收命令后的延時(shí)-編碼器配置采集參數(shù)、命令-譯碼器采集數(shù)據(jù)保存至DDR2中一各譯碼器分時(shí)接收數(shù)據(jù)上傳命令并上傳數(shù)據(jù)-編碼器將數(shù)據(jù)匯總保存至DDR2-數(shù)據(jù)收集齊后通過(guò)USB/RS485上傳至上位機(jī)。譯碼器節(jié)點(diǎn)配合計(jì)算機(jī)對(duì)各個(gè)點(diǎn)的數(shù)據(jù)進(jìn)行輪詢采集，它包含了無(wú)線傳輸模塊和與計(jì)算機(jī)通信的USB接口。STM32將組幀后的數(shù)據(jù)備份并實(shí)時(shí)監(jiān)控FPGA，如在規(guī)定時(shí)間或未能按指令進(jìn)行工作，STM32將替代FPGA并使FPGA進(jìn)入斷電狀態(tài)。

2.3 系統(tǒng)組幀格式

編碼器與譯碼器之間是一對(duì)多的關(guān)系，譯碼器分時(shí)上傳數(shù)據(jù)，譯碼器有2個(gè)通道，譯碼器有唯一的配置編號(hào)。數(shù)據(jù)幀的格式如圖3所示。數(shù)據(jù)幀中除20字節(jié)有效數(shù)據(jù)之外，還包括組號(hào)、目的編號(hào)等。

圖3 編碼器、譯碼器間數(shù)據(jù)幀格式

為了改進(jìn)接收信號(hào)質(zhì)量，本系統(tǒng)引入信道編碼的方法來(lái)改善信道質(zhì)量。具體如圖4所示。發(fā)送端對(duì)數(shù)據(jù)進(jìn)行組幀、并串轉(zhuǎn)換、卷積編碼、加入同步幀信息后，把數(shù)據(jù)發(fā)送至無(wú)線通信電臺(tái)進(jìn)行調(diào)制。接收端的無(wú)線通信電臺(tái)對(duì)信號(hào)進(jìn)行解調(diào)后發(fā)送數(shù)據(jù)至接收端的FPGA.接收端的FPGA檢測(cè)到幀同步信息后對(duì)接下來(lái)的數(shù)據(jù)保存，并進(jìn)行Viterbi譯碼。FPGA對(duì)雙通道的數(shù)據(jù)進(jìn)行冗余校驗(yàn)，并選擇正確的數(shù)據(jù)執(zhí)行相關(guān)操作。

圖4 無(wú)線數(shù)據(jù)傳輸

隨著ORAN網(wǎng)絡(luò)的興起，網(wǎng)絡(luò)彈性已成為電信基礎(chǔ)設(shè)施的重中之重。反過(guò)來(lái)，企業(yè)也面臨著ETSI、ENISA、CISA和ORAN聯(lián)盟等監(jiān)管機(jī)構(gòu)的嚴(yán)格審查，這些機(jī)構(gòu)要求實(shí)施零信任原則，對(duì)關(guān)鍵通信進(jìn)行嚴(yán)格的身份驗(yàn)證和持續(xù)監(jiān)控。

具有可信根(RoT)功能的FPGA通過(guò)加密敏捷安全特性，在確保ORAN部署安全方面發(fā)揮著至關(guān)重要的作用。它們可執(zhí)行基本的加密操作，包括加密、解密、安全密鑰分配和管理，同時(shí)還可充當(dāng)傳統(tǒng)系統(tǒng)的加密橋接器。此外，它們?cè)趯?shí)施新興安全標(biāo)準(zhǔn)(如用于3GPP協(xié)議的NIST AES-256)和解決5G RRC(無(wú)線資源控制)密鑰交換中可能受到量子計(jì)算威脅的漏洞方面尤為重要。

FPGA的一個(gè)關(guān)鍵安全功能是在控制平面內(nèi)實(shí)現(xiàn)Secure the Wire?，通過(guò)實(shí)施MACSEC/IPSec和安全定時(shí)協(xié)議確保信號(hào)的完整性和保密性。這種全面的安全方法與其加密靈活性相結(jié)合，使FPGA成為實(shí)施不斷發(fā)展的后量子加密(PQC)算法的理想選擇，從而確保ORAN網(wǎng)絡(luò)安全，抵御未來(lái)威脅。

成功實(shí)施案例和先進(jìn)的同步

全球領(lǐng)先的電信供應(yīng)商已在其ORAN部署中展示了集成FPGA的實(shí)際優(yōu)勢(shì)。他們利用FPGA完成了基帶功能和射頻前端(RFFE)之間的數(shù)據(jù)和控制接口，以及管理無(wú)線單元(RU)和分布式單元(DU)的控制和定時(shí)平面等重要任務(wù)。在RU中，F(xiàn)PGA處理濾波和波峰因數(shù)降低等要求苛刻的數(shù)字前端處理任務(wù)，確保高效率和低延遲。此外，F(xiàn)PGA還用于新的前端接口，這對(duì)于大規(guī)模MIMO網(wǎng)絡(luò)等密集部署至關(guān)重要，可確保高互操作性并降低前端成本。在DU中，F(xiàn)PGA可促進(jìn)實(shí)時(shí)信號(hào)處理和動(dòng)態(tài)波束成形，無(wú)需修改硬件即可適應(yīng)不同的無(wú)線環(huán)境。