12位高速ADC存儲(chǔ)電路設(shè)計(jì)與實(shí)現(xiàn)

1 AD9225的結(jié)構(gòu)

AD9225是ADI公司生產(chǎn)的單片、單電源供電、12位精度、25Msps高速模數(shù)轉(zhuǎn)換器,片內(nèi)集成高性能的采樣保持放大器和參考電壓源。AD9225采用帶有誤差校正邏輯的四級(jí)差分流水結(jié)構(gòu),以保證在25Msps采樣率下獲得精確的12位數(shù)據(jù)。除了最后一級(jí),每一級(jí)都有一個(gè)低分辨率的閃速A/D與一個(gè)殘差放大器（MDAC）相連。此放大器用來(lái)放大重建DAC的輸出和下一級(jí)閃速A/D的輸入差,每一級(jí)的最后一位作為冗余位,以校驗(yàn)數(shù)字誤差,其結(jié)構(gòu)如圖1所示。

圖1 AD9225結(jié)構(gòu)圖

2 AD9225的輸入和輸出

（1） 時(shí)鐘輸入

AD9225采用單一的時(shí)鐘信號(hào)來(lái)控制內(nèi)部所有的轉(zhuǎn)換,A/D采樣是在時(shí)鐘的上升沿完成。在25Msps的轉(zhuǎn)換速率下,采樣時(shí)鐘的占空比應(yīng)保持在45％~55％之間;隨著轉(zhuǎn)換速率的降低,占空比也可以隨之降低。在低電平期間,輸入SHA處于采樣狀態(tài);高電平期間,輸入SHA處于保持狀態(tài)。圖2為其時(shí)序圖。圖2中：

圖2 AD9225時(shí)序圖

tch——高電平持續(xù)時(shí)間,最小值為18 ns;
tcl——低電平持續(xù)時(shí)間,最小值為18 ns;
tod——數(shù)據(jù)延遲時(shí)間,最小值為13 ns。
從時(shí)序圖可以看出：轉(zhuǎn)換器每個(gè)時(shí)鐘周期（上升沿）捕獲一個(gè)采樣值,三個(gè)周期以后才可以輸出轉(zhuǎn)換結(jié)果。這是由于AD9225采用的四級(jí)流水結(jié)構(gòu),雖然可以獲得較高的分辨率,但卻是以犧牲流水延遲為代價(jià)的。

（2） 模擬輸入AD9225的模擬輸入引腳是VINA、VINB,其絕對(duì)輸入電壓范圍由電源電壓決定：

其中, AVSS正常情況下為0 V,AVDD正常情況下為+5 V。

AD9225有高度靈活的輸入結(jié)構(gòu),可以方便地和單端或差分輸入信號(hào)進(jìn)行連接。采用單端輸入時(shí),VINA可通過(guò)直流或交流方式與輸入信號(hào)耦合,VINB要偏置到合適的電壓;采用差分輸入時(shí),VINA和VINB要由輸入信號(hào)同時(shí)驅(qū)動(dòng)。

（3） 數(shù)字輸出

AD9225 采用直接二進(jìn)制碼輸出12位的轉(zhuǎn)換數(shù)據(jù),并有一位溢出指示位（OTR）,連同最高有效位可以用來(lái)確定數(shù)據(jù)是否溢出。圖3為溢出和正常狀態(tài)的邏輯判斷圖。

圖3 溢出和正常狀態(tài)的邏輯判斷圖

3 AD9225參考電壓和量程的選用

參考電壓VREF決定了AD9225的量程,即

滿刻度量程= 2×VREF

VREF的值由SENSE引腳確定。如果SENSE與AVSS 相連,VREF是2.0 V,量程是0~4 V;如果SENSE與VREF直接相連, VREF是1.0 V,量程是0~2 V;如果SENSE與VREF通過(guò)電阻網(wǎng)絡(luò)相連,則VREF可以是1.0~2.0 V之間的任意值,量程是0~2VREF;如果SENSE與AVDD 相連,表示禁用內(nèi)部參考源,即VREF由外部參考電壓源驅(qū)動(dòng)。內(nèi)部電路用到的參考電壓是出現(xiàn)在CAPT和CAPB端。表1是參考電壓和輸入量程的總結(jié)。

表1 參考電壓和輸入量程

4 AD9225的存儲(chǔ)方案設(shè)計(jì)

在高速數(shù)據(jù)采集電路的實(shí)現(xiàn)中,有兩個(gè)關(guān)鍵的問(wèn)題：一是模擬信號(hào)的高速轉(zhuǎn)換;二是變換后數(shù)據(jù)的存儲(chǔ)及提取。AD9225的采樣速度可達(dá)25Msps,完全可以滿足大多數(shù)數(shù)據(jù)采集系統(tǒng)的要求,故首要解決的關(guān)鍵問(wèn)題是與存儲(chǔ)器的配合問(wèn)題。 在數(shù)據(jù)采集電路中, 有以下幾種存儲(chǔ)方案可供選擇。

（1）分時(shí)存儲(chǔ)方案

分時(shí)存儲(chǔ)方案的原理是將高速采集到的數(shù)據(jù)進(jìn)行分時(shí)處理, 通過(guò)高速鎖存器按時(shí)序地分配給Ｎ個(gè)存儲(chǔ)器。雖然電路中增加了SRAM的片數(shù),但使存儲(chǔ)深度增加,用低價(jià)格的SRAM構(gòu)成高速數(shù)據(jù)存儲(chǔ)電路,獲得較高的（單位速度×單位存儲(chǔ)深度）/價(jià)格比。但由于電路單數(shù)據(jù)口的特點(diǎn),不利于數(shù)據(jù)的實(shí)時(shí)處理,并且為使數(shù)據(jù)被鎖存后留有足夠的時(shí)間讓存儲(chǔ)器完成數(shù)據(jù)的存儲(chǔ),需要產(chǎn)生特殊的寫(xiě)信號(hào)線 。

（2）雙端口存儲(chǔ)方案

雙端口存儲(chǔ)器的特點(diǎn)是,在同一個(gè)芯片里,同一個(gè)存儲(chǔ)單元具有相同的兩套尋址機(jī)構(gòu)和輸入輸出機(jī)構(gòu),可以通過(guò)兩個(gè)端口對(duì)芯片中的任何一個(gè)地址作非同步的讀和寫(xiě)操作,讀寫(xiě)時(shí)間最快達(dá)到十幾ns。當(dāng)兩個(gè)端口同時(shí)(5 ns以內(nèi) )對(duì)芯片中同一個(gè)存儲(chǔ)單元尋址時(shí), 芯片中有一個(gè)協(xié)調(diào)電路將參與協(xié)調(diào)。雙端口存儲(chǔ)器方案適用于小存儲(chǔ)深度、數(shù)據(jù)實(shí)時(shí)處理的場(chǎng)合。由于雙端口存儲(chǔ)器本身具備了兩套尋址系統(tǒng),在電路的設(shè)計(jì)時(shí),可以免去在數(shù)據(jù)存儲(chǔ)和讀取時(shí)對(duì)地址時(shí)鐘信號(hào)的切換問(wèn)題的考慮,使數(shù)據(jù)變得簡(jiǎn)單和快捷。

（3）先進(jìn)先出存儲(chǔ)方案

先進(jìn)先出存儲(chǔ)器的同一個(gè)存儲(chǔ)單元配備有兩個(gè)口：一個(gè)是輸入口,只負(fù)責(zé)數(shù)據(jù)的寫(xiě)入;另一個(gè)是輸出口,只負(fù)責(zé)數(shù)據(jù)的輸出。先進(jìn)先出（FIFO）存儲(chǔ)器方案適用于小存儲(chǔ)深度,數(shù)據(jù)需實(shí)時(shí)處理的場(chǎng)合。

對(duì)用戶而言,存儲(chǔ)器的存儲(chǔ)速度和存儲(chǔ)容量是一對(duì)矛盾體：雙口RAM和FIFO可以實(shí)現(xiàn)很高的存儲(chǔ)速度,但其存儲(chǔ)容量難以滿足對(duì)大量數(shù)據(jù)存儲(chǔ)的需求;一般的靜態(tài)RAM雖然速度有限,但其存儲(chǔ)深度卻是雙口RAM和FIFO難以企及的,并且可以容易地實(shí)現(xiàn)多片擴(kuò)展。對(duì)高速數(shù)據(jù)采集系統(tǒng)而言,由于采樣速率快、數(shù)據(jù)多,要求存儲(chǔ)深度比較大,實(shí)時(shí)處理的難度比較高,一般的靜態(tài)RAM就可以滿足速度要求。628512容量為512Kbit,存取時(shí)間70 ns,可以滿足10Msps以上的采樣要求,比較具有典型意義。圖4是AD9225與628512的接口電路圖,存儲(chǔ)方案實(shí)際是分時(shí)存儲(chǔ)的特例。

圖4 AD9225與628512的接口圖

AD9225輸出的12位數(shù)據(jù),再加溢出指示位OTR共13位與兩片628512相連。兩片628512組成并聯(lián)結(jié)構(gòu),由同一地址發(fā)生器產(chǎn)生地址,同一寫(xiě)信號(hào)線控制寫(xiě)操作。20位地址發(fā)生器由五片同步計(jì)數(shù)器74161構(gòu)成。注意,此處不能采用異步計(jì)數(shù)器,因?yàn)楫惒接?jì)數(shù)器的輸出延時(shí)太大。

存儲(chǔ)器的存儲(chǔ)過(guò)程可以分解成三個(gè)過(guò)程來(lái)討論：① 地址碼加在RAM芯片的地址輸入端,選中相應(yīng)的存儲(chǔ)單元,使其可以進(jìn)行寫(xiě)操作。② 將要寫(xiě)入的數(shù)據(jù)放在數(shù)據(jù)總線上。③ 加上片選信號(hào)及寫(xiě)信號(hào),這兩個(gè)有效信號(hào)打開(kāi)三態(tài)門(mén),使DB上的數(shù)據(jù)進(jìn)入輸入回路,送到存儲(chǔ)單元的位線上,從而寫(xiě)入該存儲(chǔ)單元。

圖4所示的接口電路中,地址碼信息和數(shù)據(jù)碼信息在同一時(shí)鐘信號(hào)的上升沿產(chǎn)生,片選線由地址發(fā)生器的最高位（A19）提供。寫(xiě)信號(hào)線是接口的最關(guān)鍵部分,它必須保證在AD9225轉(zhuǎn)換完成以后,在保持地址信息和數(shù)據(jù)信息不變的情況下,有足夠的低電平持續(xù)時(shí)間完成存儲(chǔ)操作。低速的數(shù)據(jù)采集系統(tǒng)可直接采用CLK作為寫(xiě)信號(hào)。高速ADC在使用時(shí),對(duì)時(shí)鐘的占空比要求很高。AD9225要求CLK的占空比在45％~55％之間,如果還直接采用CLK作為寫(xiě)信號(hào),將難以滿足要求。例如,如果采樣速率為10 Msps,CLK的低電平持續(xù)時(shí)間僅為50 ns,小于628512的存儲(chǔ)時(shí)間70 ns,因此,必須要對(duì)晶振信號(hào)進(jìn)行適當(dāng)?shù)倪壿嬣D(zhuǎn)換以獲得足夠的寫(xiě)周期?？紤]到寫(xiě)信號(hào)僅在低電平狀態(tài)有效,在產(chǎn)生信號(hào)時(shí),可以盡量減少高電平的持續(xù)時(shí)間。經(jīng)過(guò)多次仿真試驗(yàn),作者采用圖5所示的邏輯控制電路來(lái)獲得相應(yīng)的寫(xiě)信號(hào)。

圖5 邏輯控制電路

對(duì)應(yīng)于此邏輯電路的時(shí)序如圖6所示。

圖6 邏輯控制電路時(shí)序圖

5 結(jié)論

本文詳細(xì)介紹了一種高 速A/D轉(zhuǎn)換芯片AD9225的結(jié)構(gòu)和應(yīng)用,在比較了各種高速數(shù)據(jù)采集系統(tǒng)的存儲(chǔ)方案的基礎(chǔ)上,給出了AD9225與628512存儲(chǔ)器的接口電路。該電路實(shí)際上是高速ADC與一般RAM接口的縮影。在寫(xiě)信號(hào)的實(shí)現(xiàn)上,采用了控制邏輯,具有創(chuàng)新性和通用性。