高速 ADC THS1041 的鉗位功能

引言

TI 推出的 THS1041 是一款 10 位、40-MSPS、CMOS 高速模數(shù)轉(zhuǎn)換器 (ADC)。該轉(zhuǎn)換器具有諸多優(yōu)異的特性，其中包括：單節(jié) 3-V 電源、低功耗、靈活的輸入結構、內(nèi)置可編程增益放大器 (PGA) 以及內(nèi)置鉗位功能。由于上述這些特性（特別是內(nèi)置的鉗位功能），多年來 THS1041 已在各種應用中得到廣泛使用。鉗位功能可以使該器件能夠生成并輸出一個針對靈活 ADC 應用的緩沖 DC 電壓，例如，為 ADC 提供一個共模電壓或允許 ADC 模擬輸入端 AC 耦合視頻信號上的 DC 恢復，這一功能可被啟用或禁用。如圖 1 所示，THS1041 的鉗位功能由一個片上數(shù)模轉(zhuǎn)換器 (DAC)、邏輯控制、一個鉗位輸入端、一個緩沖器以及一個鉗位輸出端組成。根據(jù)其 Clamp 引腳是否從外部源接收到了一個 DC 或脈沖信號，該鉗位輸出可以是一個連續(xù)的或非連續(xù)的 DC 信號。當該非連續(xù)的 DC 信號被施加到ADC 單端 (SE) 輸入電路以提供共模電壓時，ADC 模擬輸入端的 DC 穩(wěn)定性就成為我們所擔心的問題了。當鉗位功能和 SE 輸入結構被同時使用時，有些用戶就開始懷疑 DC 穩(wěn)定性問題了。本文展示了一些測試數(shù)據(jù)，這些數(shù)據(jù)解釋說明了在這種應用條件下 DC 電壓如何運轉(zhuǎn)以及當鉗位功能開啟時如何獲得高佳的 ADC 性能。

 

鉗位功能

如圖 1 所示，THS1041 的鉗位功能是通過設置 4 個引腳（Clampin 引腳、Clampout 引腳、Clamp 引腳和 Mode 引腳）以及該器件的內(nèi)部寄存器實施的。憑借片上 DAC，就可以將來自 THS1041 內(nèi)部寄存器的由數(shù)據(jù)總線 b0～b9 書寫的數(shù)字數(shù)據(jù)轉(zhuǎn)換成一個模擬 DC 電壓，然后該電壓將被緩沖并通過內(nèi)部開關輸出到 Clampout 引腳。緩沖器和 DAC 之間的內(nèi)部開關可以根據(jù)寄存器的設置方式進行開啟或關閉。該 DAC 可提供電壓范圍介于參考電壓 REFT 和 REFB 之間的不同的 DC 電壓，以滿足不同的應用要求。設置 Mode 引腳不同的電壓電平將允許內(nèi)部緩沖器輸入端與一個內(nèi)部固定的 DC 電壓相連，或與 一個外部 DC 電壓輸入端的 Clampin 引腳相連。Clampout 引腳通過控制 Clamp 引腳上的 DC 信號或脈沖信號可以和鉗位功能的緩沖器輸出端連接或斷開。通過一個 ADC 差動輸入或 SE 輸入結構，THS1041 的鉗位功能可以被開啟。其來自 Clampout 引腳的輸出可以被連接至兩個模擬輸入端 AIN+ 和 AIN– 以提供共模電壓或僅連接至其他應用其中的一個輸入端。 

 

圖 1 THS1041 鉗位功能結構圖


 

圖 2 顯示了 SE 輸入端具有鉗位功能的 THS1041 的基本結構。將 Mode 引腳設置為 AVDD/2 可使該器件進入一個內(nèi)部參考模式；且 Clampout 引腳的 DC 電壓來自 Clampin 引腳，而不是來自內(nèi)部 DAC。鉗位功能的輸出端 Clampout 被連接至 AIN+，此外該輸出端還通過鉗位脈沖控制應用的一個小電阻器 R 被連接至電容器 C2。電容器 C2 不但用于當 Clampout 在鉗位脈沖間隔期間被內(nèi)部斷開時保持 DC 電壓，而且還用于耦合從源到 AIN+ 的AC 信號。另一個 ADC 模擬輸入端 AIN- 被連接到一個外部 DC 源，而且對于正常運行而言應具有和 AIN+ 相同的 DC 電壓。Clamp 引腳將控制 Clampout 和緩沖器輸出端之間的內(nèi)部開關。當 Clamp 為高電平邏輯時，Clampout 就被內(nèi)部連接至緩沖器輸出端；當 Clamp 為低電平邏輯時，Clampout 就和緩沖器輸出端斷開。 

 

圖 2 THS1041 的鉗位模式結構


 

利用鉗位 DC 控制功能測試 DC 行為

 

鉗位 DC 控制就是在 Clamp 引腳施加一個 DC 信號以控制 Clampout 引腳的內(nèi)部緩沖器接入。為了了解當鉗位功能開啟時 AIN+ 和 AIN- 端的 DC 行為，我們將兩個不同的 DC 電壓施加到 AIN+ 和 AIN-，并且對 Clamp 端的邏輯電平進行手動控制。根據(jù)圖 2 中的結構，Clampin 端的 V2 被設置為 1.5V，AIN- 端的 V1 被設置為 1V，C2 為 0.6μF 且 R 為 10Ω。在這種情況下，我們沒有將 AC 信號施加到模擬輸入端 AIN+。ADC 時鐘將以 40MHz 運行。當 Clamp 被手動設置為高邏輯電平 (3VDC) 時，AIN+ 將穩(wěn)定在 1.5V；當 Clamp 被手動設置為低邏輯電平 (0VDC) 時，AIN+ 將穩(wěn)定在 1V。換句話就是說，當 Clamp 引腳為高邏輯電平時，AIN+ 端的電壓將由內(nèi)部緩沖器驅(qū)動；當 Clamp 引腳為低邏輯電平時，AIN+ 將與緩沖器斷開，且其電壓將向 AIN- 端的電壓漂移。另外，如果 AIN- 正在浮動，那么 AIN- 端的電壓將追隨 AIN+ 端的電壓。在 AIN+ 和 AIN- 端的電壓源被斷開以后，他們二者的 DC 電壓將向著對方彼此相互漂移，這是因為在多個時鐘周期以后的保持階段在 ADC 采樣與保持電路的采樣電容之間發(fā)生了顯著的內(nèi)部充電或放電。測試數(shù)據(jù)如表 1 和表 2 所示。

表 1 當時鐘處于激活狀態(tài)且 AIN- 被連接至 DC 電源時的模擬輸入 DC 電壓

鉗位邏輯	Clampin（連接至 DC 電源時）(V)	AIN-（連接至 DC 電源時）(V)	AIN+（根據(jù) Clamp 邏輯充電或放電后）(V)
低	1.5	1	1
高	1.5	1	1.5
低	1.5	1	1

 

表 2 當時鐘處于激活狀態(tài)且 AIN- 正在浮動時的模擬輸入 DC 電壓

鉗位邏輯	Clampin（連接至 DC 電源時）(V)	AIN-（充電或放電后）(V)	AIN+（根據(jù) Clamp 邏輯充電或放電后）(V)
低	1.5	0	0
高	1.5	1.5	1.5
低	1.5	0	0

 

表 1 和表 2 中的測試數(shù)據(jù)（該數(shù)據(jù)是在 ADC 時鐘被激活的情況下測量得出的）顯示將模擬輸入引腳與源斷開會使其 DC 電壓相互影響；當 ADC 時鐘處于非激活狀態(tài)時，AIN+ 和 AIN- 端的 DC 電壓不會相互影響（請參見表 3 和表 4）。此外，雖然使用 C2 與否都不會影響 DC 電壓測試結果，但是確實會影響 AIN+ 端電壓變化的轉(zhuǎn)換時間。

 

表 3 當時鐘處于非激活狀態(tài)時的模擬輸入 DC 電壓

鉗位邏輯	Clampin（連接至 DC 電源時）(V)	AIN-（連接至 DC 電源時）(V)	AIN+（根據(jù) Clamp 邏輯充電或放電后）(V)
低	1.5	1	0
高	1.5	1	1.5
低	1.5	1	0*

*慢慢放電

 

表 4當時鐘處于非激活狀態(tài)且 AIN- 正在浮動時的模擬輸入 DC 電壓

鉗位邏輯	Clampin（連接至 DC 電源時）(V)	AIN-（充電或放電后）(V)	AIN+（充電或放電后）(V)
低	1.5	0	0
高	1.5	0	1.5
低	1.5	0	0*

*慢慢放電

 

利用鉗位脈沖控制功能測試 DC 行為

 

鉗位脈沖控制就是在 Clamp 引腳處施加一個脈沖信號以控制 Clampout 引腳的內(nèi)部緩沖器接入。為了觀察 THS1041 模擬輸入端的 DC 行為，我們將一個脈沖信號而非一個 DC 信號施加到具有 16kHz 和 6% 占空比的 Clamp 引腳（請參見圖 2）。與之前的測試相類似，將去耦電源的 1V 固定 DC 電壓施加到 Clampin，并將一個可變 DC 電壓施加到 AIN-。在這種情況下，在脈沖鉗位期間，AIN+ 被內(nèi)部緩沖器驅(qū)動至 1V，并且當 AIN- 為 1V 時，在鉗位脈沖間隔期間，電容器 C2 很好地保持了該電平。電容 C2 必須要足夠大且鉗位脈沖間隔要足夠小以使 AIN+ 端的 DC 電壓與 Clampin端的 DC 電壓保持一致。但是，如果 AIN- 端的 DC 偏移與 AIN+ 端的 DC 偏移設置的不一樣，那么 DC 信號就出現(xiàn)失真。如前所述，當一個引腳或另一個引腳正在浮動時，模擬輸入引腳處的 DC 電壓就會發(fā)生漂移。利用鉗位脈沖控制進行的測試進一步證明了這一表述。在將一個脈沖施加到 Clamp 引腳時，DC 漂移表現(xiàn)為一個電壓峰值，這一現(xiàn)象是通過圖 3 所示的示波器觀察到的。

圖 3 峰值可出現(xiàn)在 AIN+ 端（AIN– 端上具有 DC 電壓）


 

該峰值周期性地出現(xiàn)在鉗位脈沖頻率時的 AIN+ 端，且其幅度會隨著模擬輸入引腳間 DC 壓差的增加而增加。測試數(shù)據(jù)顯示，當 Clampin 被連接到一個 1V 電源且 AIN- 被連接到一個 0.5V 電源時，在鉗位脈沖邏輯高電平和邏輯低電平期間 AIN+ 端的 DC 測量值為 1V。AIN+ 端的 AC 測量值為大約 20 mV 的正峰值，并且會在鉗位脈沖從低到高的轉(zhuǎn)換時出現(xiàn)。當 AIN- 被連接到一個 1.5V 電源且 Clampin 仍然被連接到一個 1V 電源時，AIN+ 端的 DC 測量值為 1V。AIN+ 端的 DC 測量值是一個大約為 30mV 的負峰值，并且會在鉗位脈沖從低到高的轉(zhuǎn)換時出現(xiàn)。當 AIN– 被連接到一個 1V 電源（與 AIN+ 端的 DC 電壓相等）時，就會出現(xiàn)該峰值且 AIN+ 端的 1V DC 電壓平滑穩(wěn)定。

 

更多的測試顯示，當鉗位脈沖的占空比變高時，峰值就會變小。在 Clampout 引腳處添加一個電容器 C3 將會大大限制該峰值。

 

鉗位脈沖控制條件下的 THS1041 AC 性能

模擬輸入端 AIN+ 處的峰值會降低 THS1041 的 AC 性能（請參見圖 4 和圖5）。圖 4 和圖 5 均為在鉗位脈沖控制和模擬輸入引腳上不同 DC 電壓條件時 THS1041 的 FFT 圖。該 FFT 圖是由 Labview FFT 程序根據(jù) HP1600 邏輯分析器從 THS1041 EVM 采集的數(shù)據(jù)生成的。EVM 模擬輸入端的測試信號為一個 2.2-MHz 的正弦波，振幅為 –20 dBFS（即低于 ADC 滿量程 20 dB）。該測試信號由一個 HP8644 正弦波生成器生成，并通過一個板上變壓器由 THS1041 SE 輸入端完成接收（本測試 EVM 板詳盡的設置工作將在本文的后面討論）。由 HP8644 觸發(fā)的脈沖生成器將以 40 MHz 運行 THS1041 輸入時鐘。鉗位脈沖由具有 15.6 kHz 頻率和 50% 占空比的脈沖生成器生成。 

 

圖 4 鉗位模式下 THS1041 的 FFT，模擬輸入引腳之間的 DC 壓差為 0.5V 


 

圖 5 鉗位模式下 THS1041 的 FFT，模擬輸入引腳之間的 DC 壓差為 0V


 

在時域中，峰值周期性地出現(xiàn)在圖 3 所示的鉗位脈沖頻率上。在頻率域中，峰值出現(xiàn)在 FFT 上的 15.6 kHz 頻率處（頻率軸的低端）。當模擬輸入引腳上的 DC 壓差為 0.5V（AIN+ 為 1 V，而 AIN– 為 0.5 V）時，15.6 kHz 頻率時的峰值為 –67 dBFS，這是 FFT 中最大的峰值（請參見圖 4）。該峰值要比 FFT 上的任何諧波都要高許多，并且有利于實現(xiàn)較低值的無雜散動態(tài)范圍 (SFDR)。 當壓差為 0V（AIN+ 和 AIN– 均為 1 V）時，相同頻率時的峰值為 –82 dBFS， 提高了 15-dB（請參見圖 5）。該峰值不但低于二階和三階諧波，而且還低于總諧波失真 (THD)。

 

圖 4 和圖 5 顯示：隨著 AIN+ 和 AIN– 之間的 DC 壓差增加到一定的水平， 如果輸入模擬信號小，SFDR 則會下降并且會變得比 THD 更為糟糕。如果 Clampout 處的去耦電容 C3（請參見圖 2）不夠大的話，尤為如此。在這些測試結果的基礎上，我們利用 Clampout 處不同的去耦電容進行了進一步的測試。 由于一個 –21dBFS（低于 THS1041 2V 滿量程輸入 21 dB）模擬輸入振幅、一個 0.4 μF 的 C3 值以及 AIN+ 和 AIN– 之間一個 0.5 V 的 DC 壓差， SFDR 比 THD 要低大約 16 dB。在相同 C3 值的情況下，當 AIN+ 和 AIN– 之間的 DC 壓差降至 0V 時 SFDR 要比 THD 低 3 dB。 如果 C3 被增加至 1.4 μF，那么包括 SFDR、THD 以及信噪比 (SNR) 在內(nèi)的整體 AC 性能就會大大提高。因此，當 AIN+ 和 AIN– 之間的 DC 壓差為 0V 時 SFDR 要比 THD 高大約 5 dB，且當 AIN+ 和 AIN– 之間的 DC 壓差為 0.5V 時 SFDR 要比 THD 低大約 6 dB。該測試數(shù)據(jù)如表 5 所示。

表 5 不同 C3 值以及 AIN- 處不同 DC 電壓時（鉗位脈沖處于開啟狀態(tài)且模擬輸入為 -21dBFS）的 THS1041 AC 性能

AIN+ (V)	AIN- (V)	相對于 THD 的 SFDB (C3=0.4μF) (dB)	相對于 THD 的 SFDB (C3=1.4μF) (dB)
1	0.5	-16	-6
1	1	-3	5
1	1.5	-17	-5

 

該測試數(shù)據(jù)顯示：AIN+ 和 AIN– 之間的 DC 壓差不僅可導致模擬輸入端的一個峰值，而且還會導致過早的輸出飽和，從而降低最大的模擬輸入振幅。例如， 當 AIN+ 和 AIN– 之間的 DC 壓差為 0.5V 時（AIN+ 為 1 V），最大模擬輸入振幅就必須要低于滿量程 20 dB 以避免輸出飽和。當 AIN+ 和 AIN– 之間的 DC 壓差為 0.3V 時（AIN+ 為 1 V），最大模擬輸入振幅就要低于滿量程 3.5 dB。因此 AIN+ 端和 AIN– 端的 DC 電壓應相同以保持最佳的 AC 性能和規(guī)定的最大輸入振幅。

 

該測試數(shù)據(jù)還顯示：隨著最大模擬輸入振幅的降低，THS1041 似乎可以容許在 AIN+ 和 AIN– 之間有一個小的 DC 壓差以保持規(guī)定的 AC 性能（請參見表 6）。 在此測試中，模擬輸入正弦波為 2.2 MHz（1.4 V 峰至峰），低于 THS1041 滿量程 3.5 dB。采樣速率為 40 MHz，鉗位脈沖為 16 kHz（6% 占空比），模擬輸入端的 DC 壓差為 0.3 V（AIN+ 為 1 V，AIN– 為 0.7 V)。因此，AC 性能仍符合規(guī)范的要求——SNR 為 59 dBFS，SFDR 為 70 dBc 以及 THD 為 64 dBc。

 

表 6 SE 輸入、鉗位脈沖控制以及模擬輸入端 0.3V DC 壓差時的 THS1041 AC 性能

AIN+ DC 電壓(V)	AIN- DC 電壓 (V)	SNR (dBFS)	SFDR (dBc)	THD (dBc)	輸入振幅 (dBFS)
1	0.7	59	70	64	-3.5

 

測試設置條件

該 AC 性能測試是基于 THS1041 EVM 板得出的，EVM 原理圖請參見參考書目 2。EVM 的基本 SE 結構與圖 2 中的基本 SE 結構相類似——C2 為 0.6 μF，C3 為 1.4 μF，AIN– 端的 DC 源與一個 3.3-V 電源斷開。在 EVM 板上，對于 SE 輸入端而言，T1（變壓器）的引腳 1 是開放的，且 J2 為模擬輸入。引腳 1～2 的跳線在 W1 和 W2 處為開啟狀態(tài)，引腳 1～2 的跳線在 SJP6 處為關閉狀態(tài)，且引腳 1～2 的跳線在 SJP2 和 SJP1 處為開啟狀態(tài)。

 

結論

為了保持 THS1041 最大的輸入范圍和最佳的 AC 性能，施加到模擬輸入端 AIN+ 和 AIN- 的共模電壓應滿足產(chǎn)品說明書中的要求，且施加到 AIN- 的 DC 電壓應與具有一個 SE 輸入結構的 AIN+ 的 DC 電壓相等。當鉗位功能處于開啟狀態(tài)且有一個脈沖信號被施加到 Clamp 時，在 AIN+ 和 AIN– 端施加不同的 DC 電壓會導致在模擬輸入端出現(xiàn)一個峰值。模擬輸入端 AIN+ 和 AIN- 之間的 DC 壓差越大，峰值就越大。如果鉗位脈沖的占空比下降，峰值也會變得更大。這是因為 AIN+ 和 AIN– 的外部電壓源被斷開時，二者的 DC 電壓均向著對方彼此相互漂移。因此，ADC 采樣與保持電路的采樣電容之間就會在保持階段發(fā)生內(nèi)部充電或放電。AIN+ 和 AIN– 之間的 DC 電壓差還會引起過早的輸出飽和并降低最大模擬輸出振幅，因此該壓差必須要有一個極限。增加 Clampout 處的去耦電容將最小化峰值，提高模擬輸入端的 DC 壓差容限并提高 THS1041 的整體 AC 性能。這一結論是基于 THS1041 基準測試得出的。對其他高速 ADC 而言，本文中的觀察與測試方法也是非常有用的。