集成芯片的可測(cè)性設(shè)計(jì)技術(shù)

0 引言
    隨著集成芯片功能的增強(qiáng)和集成規(guī)模的不斷擴(kuò)大，芯片的測(cè)試變得越來(lái)越困難，測(cè)試費(fèi)用往往比設(shè)計(jì)費(fèi)用還要高，測(cè)試成本已成為產(chǎn)品開發(fā)成本的重要組成部分，測(cè)試時(shí)間的長(zhǎng)短也直接影響到產(chǎn)品上市時(shí)間進(jìn)而影響經(jīng)濟(jì)效益。為了使測(cè)試成本保持在合理的限度內(nèi)，最有效的方法是在芯片設(shè)計(jì)時(shí)采用可測(cè)性設(shè)計(jì)(DFT)技術(shù)。可測(cè)性設(shè)計(jì)是對(duì)電路的結(jié)構(gòu)進(jìn)行調(diào)整，提高電路的可測(cè)性即可控制性和可觀察性。集成芯片測(cè)試之所以困難，有兩個(gè)重要原因：(1)芯片集成度高，芯片外引腳與內(nèi)部晶體管比數(shù)低，使芯片的可控性和可觀察性降低；(2) 芯片內(nèi)部狀態(tài)復(fù)雜，對(duì)狀態(tài)的設(shè)置也非常困難。
    解決芯片測(cè)試的最根本途徑是改變?cè)O(shè)計(jì)方法：在集成電路設(shè)計(jì)的初級(jí)階段就將可測(cè)性作為設(shè)計(jì)目標(biāo)之一，而不是單純考慮電路功能、性能和芯片面積。實(shí)際上可測(cè)性設(shè)計(jì)就是通過增加對(duì)電路中的信號(hào)的可控性和可觀性以便及時(shí)、經(jīng)濟(jì)的產(chǎn)生一個(gè)成功的測(cè)試程序，完成對(duì)芯片的測(cè)試工作。
    可測(cè)性設(shè)計(jì)的質(zhì)量可以用5個(gè)標(biāo)準(zhǔn)進(jìn)行衡量：故障覆蓋率、面積消耗、性能影響、測(cè)試時(shí)間、測(cè)試費(fèi)用。如何進(jìn)行可行的可測(cè)性設(shè)計(jì)，使故障覆蓋率高，面積占用少，盡量少的性能影響，測(cè)試費(fèi)用低，測(cè)試時(shí)間短，已成為解決集成電路測(cè)試問題的關(guān)鍵。

1 掃描設(shè)計(jì)
1．1 簡(jiǎn)介
    掃描設(shè)計(jì)是一種應(yīng)用最為廣泛的可測(cè)性設(shè)計(jì)技術(shù)，測(cè)試時(shí)能夠獲得很高的故障覆蓋率。設(shè)計(jì)時(shí)將電路中的時(shí)序元件轉(zhuǎn)化成為可控制和可觀測(cè)的單元，這些時(shí)序元件連接成一個(gè)或多個(gè)移位寄存器(又稱掃描鏈)。這些掃描鏈可以通過控制掃描輸入來(lái)置成特定狀態(tài)，并且掃描鏈的內(nèi)容可以由輸出端移出。
    假設(shè)電路中的時(shí)序元件是由圖1 (a)所示的D觸發(fā)器組成，寄存器變化法就是將此D觸發(fā)器轉(zhuǎn)化成圖1(b)所示的具有掃描功能的觸發(fā)器。從圖中可以看出掃描觸發(fā)器主要是在原觸發(fā)器的D輸入端增加了一個(gè)多路選擇器，通過掃描控制信號(hào)(Scan—enable)來(lái)選擇觸發(fā)器的輸入數(shù)據(jù)是正常工作時(shí)的輸入信號(hào)(D)還是測(cè)試掃描數(shù)據(jù)(Scan—in)。

掃描設(shè)計(jì)就是利用經(jīng)過變化的掃描觸發(fā)器連接成一個(gè)或多個(gè)移位寄存器，即掃描鏈。圖2為掃描設(shè)計(jì)的基本結(jié)構(gòu)。這樣的設(shè)計(jì)將電路主要分成兩部分：掃描鏈與組合部分(全掃描設(shè)計(jì))或部分時(shí)序電路(部分掃描設(shè)計(jì))，很明顯的降低了測(cè)試向量生成的復(fù)雜度。

1．2 掃描測(cè)試過程
    在移位寄存器狀態(tài)下，第一個(gè)觸發(fā)器可以直接由初級(jí)輸入端置為特定值，最后一個(gè)觸發(fā)器可以在初級(jí)輸出直接觀察到。因此，就可以通過移位寄存器的移位功能將電路置為任意需要的初始狀態(tài)，并且移位寄存器的任一內(nèi)部狀態(tài)可以移出到初級(jí)輸出端，進(jìn)行觀察，即達(dá)到了可控制和可觀察的目的。此時(shí)，每一個(gè)觸發(fā)器的輸入都可以看作是一個(gè)初級(jí)輸入，輸出可以看作一個(gè)初級(jí)輸出，電路的測(cè)試生成問題就轉(zhuǎn)化成一個(gè)組合電路的測(cè)試生成問題。
    電路的測(cè)試過程可以分成以下的步驟：
    (1)將時(shí)序單元控制為移位寄存器狀態(tài)，即scan—en=l，并將O，1序列移入移位寄存器， 然后移出，測(cè)試所有時(shí)序單元的故障；
    (2)將移位寄存器置為特定的初始狀態(tài)；
    (3)將所有時(shí)序單元控制為正常工作狀態(tài)，即scan一en=0，并將激勵(lì)碼加載到初級(jí)輸入端；
    (4)觀察輸出端數(shù)據(jù)；
    (5)向電路加時(shí)鐘脈沖信號(hào)，將新的結(jié)果數(shù)據(jù)捕獲到掃描單元中；
    (6)將電路控制為移位寄存器狀態(tài)，即scan—en=l，在將移位寄存器置為下一個(gè)測(cè)試碼初態(tài)的同時(shí)，將其內(nèi)容移出，轉(zhuǎn)步驟。

2 邊界掃描技術(shù)
    邊界掃描技術(shù)是各集成電路制造商支持和遵守的一種可測(cè)性設(shè)計(jì)標(biāo)準(zhǔn)，它在測(cè)試時(shí)不需要其它的測(cè)試設(shè)備，不僅可以測(cè)試芯片或PCB板的邏輯功能，還可以測(cè)試IC之間或PCB板之間的連接是否存在故障。邊界掃描的核心技術(shù)是掃描設(shè)計(jì)技術(shù)。

邊界掃描的基本思想是在靠近待測(cè)器件的每一個(gè)輸入／輸出管腳處增加一個(gè)邊緣掃描單元，并把這些單元連接成掃描鏈，運(yùn)用掃描測(cè)試原理觀察并控制待測(cè)器件邊界的信號(hào)。在圖3中，與輸入節(jié)點(diǎn)X1，X2…、Xm和輸出節(jié)點(diǎn)Y1，Y2…、Ym連接的SE即為邊界掃描單元，它們構(gòu)成一條掃描鏈(稱為邊界掃描寄存器一BSR)，其輸入為TDI(Test Data Input)，輸出TD0(Test Data 0ut)。在測(cè)試時(shí)由BSR串行地存儲(chǔ)和讀出測(cè)試數(shù)據(jù)。此外，還需要兩個(gè)測(cè)試控制信號(hào)：測(cè)試方式選擇(Test Mode Select—TMS)和測(cè)試時(shí)鐘(Test C1ock—TCK)來(lái)控制測(cè)試方式的選擇。
    邊界掃描技術(shù)降低了對(duì)測(cè)試系統(tǒng)的要求，可實(shí)現(xiàn)多層次、全面的測(cè)試，但實(shí)現(xiàn)邊界掃描技術(shù)需要超出7％的附加芯片面積，同時(shí)增加了連線數(shù)目，且工作速度有所下降。

3 內(nèi)建自測(cè)試設(shè)計(jì)
    傳統(tǒng)的離線測(cè)試對(duì)于日趨復(fù)雜的系統(tǒng)和集成度日趨提高的設(shè)計(jì)越來(lái)越不適應(yīng)：一方面離線測(cè)試需要一定的專用設(shè)備；另一方面測(cè)試向量產(chǎn)生的時(shí)間比較長(zhǎng)。為了減少測(cè)試生成的代價(jià)和降低測(cè)試施加的成本，出現(xiàn)了內(nèi)建自測(cè)試技術(shù)(BIST)。BIST技術(shù)通過將外部測(cè)試功能轉(zhuǎn)移到芯片或安裝芯片的封裝上，使得人們不需要復(fù)雜、昂貴的測(cè)試設(shè)備；同時(shí)由于BIST與待測(cè)電路集成在一塊芯片上，使測(cè)試可按電路的正常工作速度、在多個(gè)層次上進(jìn)行，提高了測(cè)試質(zhì)量和測(cè)試速度。
    內(nèi)建自測(cè)試電路設(shè)計(jì)是建立在偽隨機(jī)數(shù)的產(chǎn)生、特征分析和掃描通路的基礎(chǔ)上的。采用偽隨機(jī)數(shù)發(fā)生器生成偽隨機(jī)測(cè)試輸入序列；應(yīng)用特征分析器記錄被測(cè)試電路輸出序列(響應(yīng))的特征值：利用掃描通路設(shè)計(jì)，串行輸出特征值。當(dāng)測(cè)試所得的特征值與被測(cè)電路的正確特征值相同時(shí)，被測(cè)電路即為無(wú)故障，反之，則有故障。被測(cè)電路的正確特征值可預(yù)先通過完好電路的實(shí)測(cè)得到，也可以通過電路的功能模擬得到。
    由于偽隨機(jī)數(shù)發(fā)生器、特征分析器和掃描通路設(shè)計(jì)所涉及的硬件比較簡(jiǎn)單，適當(dāng)?shù)脑O(shè)計(jì)可以共享邏輯電路，使得為測(cè)試而附加的電路比較少，容易把測(cè)試電路嵌入芯片內(nèi)部，從而實(shí)現(xiàn)內(nèi)建自測(cè)試電路設(shè)計(jì)。

4 總結(jié)
    本文主要介紹了可測(cè)性設(shè)計(jì)的重要性及目前所采用的一些設(shè)計(jì)方法，包括：掃描設(shè)計(jì)(scan Design)、邊界掃描設(shè)計(jì)(Boundary Scan Design)和內(nèi)建自測(cè)試設(shè)計(jì)(BIST)。這些設(shè)計(jì)方法各有其優(yōu)缺點(diǎn)，在實(shí)際設(shè)計(jì)時(shí)常常根據(jù)測(cè)試對(duì)象的不同，選擇不同的可測(cè)性設(shè)計(jì)方法，以利用其優(yōu)點(diǎn)，彌補(bǔ)其不足。