1 概述
TLC5540是美國德州儀器公司推出的高速8位A/D轉換器。它的最高轉換速率可達每秒40兆字節(jié)。TLC5540采用了一種改進的半閃結構及CMOS工藝，因而大大減少了器件中比較器的數(shù)量，而且在高速轉換的同時能夠保持低功耗。在推薦工作條件下，其功耗僅為75mW。由于TLC5540具有高達75MHz的模擬輸入帶寬以及內(nèi)置的采樣保持電路，因此非常適合在欠采樣的情況下應用。另外，TLC5540內(nèi)部還配備有標準的分壓電阻，可以從+5V的電源獲得2V滿刻度的參考電壓，并且可保證溫度的穩(wěn)定性。 TLC5540可廣泛應用于數(shù)字電視、醫(yī)學圖象、視頻會議、CCD掃描儀、高速數(shù)據(jù)變換及QAM調(diào)制器等應用方面。
2 引腳功能
TLC5540采用NS型塑料帖片封裝，其引腳排列如圖1所示。其引腳功能如下：
AGND（20，21）：模擬信號地線；
ANALOG IN（19）：模擬信號輸入端；
CLK（12）：時鐘輸入端；
DGND（2，24）：數(shù)字信號地線；
D1～D8（3～10）：數(shù)據(jù)輸出端。D1為低位，D8為高位；
OE（1）：輸出使能端。當OE為低時，D1～D8數(shù)據(jù)有效，當OE為高時，D1～D8為高阻抗；
VDDA（14，15，18）：模擬電路工作電源；
VDDD（11，13）：數(shù)字電路工作電源；
REFTS（16）：參考電壓引出端之一；
REFT（17）：參考電壓引出端之二；
REFB（23）：參考電壓引出端之三；
REFBS（22）：參考電壓引出端之四。
3 內(nèi)部結構與運行時序
TLC5540的內(nèi)部結構見圖2所示。它包含有時鐘發(fā)生器，內(nèi)部參考電壓分壓器，1套高4位采樣比較器、編碼器、鎖存器，2套低4位采樣比較器、編碼器和一個低4位鎖存器。
TLC5540 的外部時鐘信號CLK通過其內(nèi)部的時鐘發(fā)生器產(chǎn)生3路內(nèi)部時鐘，用于驅動3組斬波穩(wěn)零結構的采樣比較器。參考電壓分壓器則為這3組比較器提供參考電壓。其中低位比較器的參考電壓是高位比較器的1/16。采用輸出信號的高4位由高4位編碼器直接提供，低4位的采樣數(shù)據(jù)則由兩個低4位的編碼器交替提供。其中低 4位比較器是對輸入信號的“殘余”部分進行變換的（時間為高4位的兩倍），因此與標準的半閃結構相比，這種變換方式可減少30%的采樣比較器，并且具有的采樣率。
TLC5540的運行時序見圖3。時鐘信號CLK在每一個下降沿采集模擬輸入信號，第N次采集的數(shù)據(jù)經(jīng)過3個時鐘周期的延遲之后，送到內(nèi)部數(shù)據(jù)總線上。此時如果輸出使能OE有效，則數(shù)據(jù)可由CPU讀取或進入緩沖存貯器。其中，時鐘的高、低電平持續(xù)時間tW(H)、tw(L)最小為12.5ns，時鐘周期是了小為25ns，因此最高采樣速率為40MSPS。圖中tpd為數(shù)據(jù)輸出延遲時間，典型值為9ns，最大為15ns；tPHZ、tPLZ為數(shù)據(jù)輸出端有效至高阻的延遲時間，最大為20ns；tPZH、tPZL為數(shù)據(jù)輸出端從高阻轉為有效的延遲時間，最大為15ns。
4 參考電壓配置
TLC5540 可使用外部和內(nèi)部兩種參考電壓。其參考電壓配置見圖4所示。外部參考電壓從REFT和REFB接入，并應滿足VREFB+1.8V≤VREF≤VDDA， 0≤VREFB≤VREFB-1.8V和1.8V≤VREFT-VREFB≤5V。模擬輸入電壓范圍為VREFB≤VREFT。對于從零電平開始的正極性模擬輸入電壓，REFB應接模擬地AGND。VREFT范圍為1.8V～5V。如使用外部參考電壓，則可獲得較高的精度和較小的噪聲。
如果要簡化電路，可利用TLC5540的內(nèi)部分壓電阻從模擬電源電壓VDDA取得參考電壓。內(nèi)部電壓R1、Rref和R2的標稱值分別為320Ω、270Ω和80Ω。圖4（a）的配置適用于模擬輸入電壓范圍+0.61V～+2.6V的情況，圖4(b)的輸入電壓范圍為0～+2.28V。由于R1的下端連接外部濾波電容，故R1也兼作濾波電阻。若將圖4（b）中的R1短接，則輸入電壓范圍0～+5V。
5 應用
為了保證TLC5540的工作性能，系統(tǒng)電源應采用線性穩(wěn)壓電源而不是開關電源。VDDA和VDDD應就近與AGND和DGND連接一個0.1μF的高頻陶磁濾波電容。圖5為其典型的云耦連接配置圖。其中FB1～FB3為高頻磁珠，模擬供電電源AVDD經(jīng)FB1～FB3為三部分模擬電路提供工作電流，以獲得更好的高頻去耦效果。
TLC5540 的一種應用參考電路見圖6。該電路分為兩個工作狀態(tài)：采樣狀態(tài)和讀出狀態(tài)。當主控CPU發(fā)出啟動命令后，RS觸發(fā)器U8的Q=0，電路進入采樣工作狀態(tài)。當TLC5540的OE=0時，數(shù)據(jù)開放。同時，時鐘信號CLK通過U4和U7分別控制存貯器U6的讀寫控制端WE和片選端CS，并將采樣數(shù)據(jù)寫入存貯器 U6的內(nèi)部單元。地址計數(shù)器U5為多級可預置同步加法計數(shù)器，時鐘CLK通過多路開關驅動U5，在采樣數(shù)據(jù)穩(wěn)定后提供新的存貯地址。在整個采樣狀態(tài)下， CPU不干預電路的工作，直至地址計數(shù)器計數(shù)溢出，高位輸出信號Q13使RS觸發(fā)器U8翻轉，Q=1，電路進入讀出狀態(tài)。之后，TLC5540的OE= 1，輸出數(shù)據(jù)被封鎖。同時，存貯器U6的OE=0，采樣數(shù)據(jù)可從內(nèi)部讀出。U6的讀出地址仍由地址計數(shù)器U5提供，可以順序讀出或隨機讀出。順序讀出時，由多路開關U1的輸入信號G控制，G的每一個跳變使地址增加1。隨機讀出時，由CPU地址總線提供的地址數(shù)據(jù)A0～A12置入地址計數(shù)器U5，在G的一次跳變后，有效地址即出現(xiàn)在U5的輸出端Q0～Q12上。存貯器數(shù)據(jù)總線出現(xiàn)相應地址內(nèi)的采樣數(shù)據(jù)，以供CPU讀取。
由于采樣狀態(tài)下的時鐘頻率可能高達40MHz，故存貯器U6、地址計數(shù)器U5以及其它部件均應具有相應的速度和盡可能小的信號延遲，以使各部件的協(xié)同工作滿足TLC5540及存貯器的時序要求。該電路采用標準引腳的RAM芯片，還可采用雙端口RAM或FIFO存貯器，它們均有較高的運行速度，并可簡化電路設計。
6 小結
由于TLC5540采用了改進的半閃結構，因而具有高速率、低功耗和低價格的特點?？蓱迷跀?shù)字電視、醫(yī)學圖像、視頻會議、CCD掃描儀、高速數(shù)據(jù)變換及QAN調(diào)制等應用方面。
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