一種自動變?？刂频膶掝l帶全數(shù)字鎖相環(huán)
在此提出了一種具有自動變模控制的寬頻帶的全數(shù)字鎖相環(huán)。在傳統(tǒng)的自動變?？刂频娜珨?shù)字鎖相環(huán)的基礎(chǔ)上，增加了獨特的鑒頻鎖存模塊，能夠隨時跟蹤輸入信號頻率的變化，在先鎖定輸入信號頻率的基礎(chǔ)上快速實現(xiàn)相位的鎖定。整個系統(tǒng)采用VHDL語言設(shè)計實現(xiàn)，使用QuartusⅡ軟件對系統(tǒng)進行仿真驗證，給出了計算機的仿真結(jié)果。
1 改進后的自動變?？刂频娜珨?shù)字鎖相環(huán)的結(jié)構(gòu)和工作原理
如圖1所示為改進后的自動變?？刂频娜珨?shù)字鎖相環(huán)的系統(tǒng)方框圖。圖中的鑒相器采用邊沿觸發(fā)鑒相器，相對于異或門鑒相器具有更大的鑒相范圍，邊沿觸發(fā)型鑒相器的線性鑒相范圍為±π。該設(shè)計中的數(shù)字環(huán)路濾波器為可變模的K可逆計數(shù)器，鑒相器的輸出ue作為K可逆計數(shù)器的計數(shù)方向控制信號，K計數(shù)器的計數(shù)值增加到K時，就輸出“加”指令；反之，K計數(shù)器的計數(shù)值減到0時，就輸出“減”指令。在系統(tǒng)工作過程中，自動變?？刂破魍ㄟ^檢測電路對輸入信號ui和輸出信號uo的相位差進行計數(shù)，然后經(jīng)過比較電路和模數(shù)控制電路選擇合適的模值mo，不斷地更新K計數(shù)器的K值。脈沖加減電路作為數(shù)控振蕩器的一部分，是整個系統(tǒng)中最重要的模塊。脈沖加減電路的功能是在接收到“加”、“扣”指令時，能夠準確地在本地高速時鐘clk中插入和扣除一個脈沖，把調(diào)整后的脈沖序列作為除N計數(shù)器的時鐘源，對輸出信號uo的相位進行調(diào)整。該設(shè)計的最大特點就是除N計數(shù)器模塊的N值可以根據(jù)輸入信號的變化不斷更新，使輸出信號uo快速跟蹤輸入信號ui的頻率，同時達到對系統(tǒng)中心頻率的不斷更新，實現(xiàn)寬頻帶快速鎖相的目的。N值的檢測是由鑒頻和鎖存模塊實現(xiàn)的，當輸入信號ui為上升沿時，內(nèi)部計數(shù)器開始計數(shù)，直到ui變?yōu)榈碗娖綍r，計數(shù)器停止計數(shù)。同時在ui為低電平時把計數(shù)結(jié)果送入鎖存器中作為除N計數(shù)器的分頻值。上述即為改進后的自動變?？刂频娜珨?shù)字鎖相環(huán)的工作原理。
從以上的分析可知，該設(shè)計的全數(shù)字鎖相環(huán)具有兩個顯著優(yōu)點：第一，由于采用自動變模控制的數(shù)字環(huán)路濾波器，很好地解決了環(huán)路的捕捉時間和抗噪聲性能之間的矛盾。模值K的大小對整個系統(tǒng)的性能具有很大影響，K值越大，系統(tǒng)響應越慢，捕捉時間越長；相反，K值越小，系統(tǒng)響應越快，捕捉時間越短。但是在系統(tǒng)由捕捉進入同步過程后，如果K值太小，會因可逆計數(shù)器的頻繁循環(huán)計數(shù)而產(chǎn)生持續(xù)的進位或借位脈沖，導致輸出信號相位抖動，增加了同步誤差。采用自動變模控制后，系統(tǒng)可以根據(jù)輸入／輸出信號相位誤差的大小，對模值K進行選擇更新。在環(huán)路捕捉過程中，選擇較小的模值，可增加環(huán)路帶寬，加快鎖定速度；在同步過程中，選擇較大的模值，可縮小環(huán)路帶寬，有利于抑制相位抖動，減小同步誤差，從而可以實現(xiàn)快速高精度的鎖相。第二，在傳統(tǒng)全數(shù)字鎖相環(huán)結(jié)構(gòu)的基礎(chǔ)上增加了獨特的鑒頻鎖存模塊，不僅可以捕捉和鎖定未知的輸入信號，還可以使系統(tǒng)具有較寬的頻帶寬度，實現(xiàn)對頻率發(fā)生變化的輸入信號的快速鎖定。該設(shè)計的頻帶拓寬原理可以描述為：在鑒頻鎖存模塊，輸入信號頻率的計算是以外部高速時鐘作為時鐘源的，外部時鐘頻率越高得到的N值越精確。能夠精確計算出的頻率值就相當于不同系統(tǒng)中心頻率，而在每個中心頻率附近鎖相環(huán)系統(tǒng)都有一個捕捉帶。因此，選擇合適的外部高速時鐘，不同的中心頻率所得到的不同捕捉帶，就可以構(gòu)成整個環(huán)路的捕捉帶。所以，該設(shè)計與傳統(tǒng)的數(shù)字鎖相環(huán)系統(tǒng)相比具有較寬的頻帶。如圖2所示為頻帶拓寬原理示意圖。
2 系統(tǒng)設(shè)計和計算機仿真結(jié)果
該設(shè)計在Altera公司生產(chǎn)的QuartusⅡ7．1開發(fā)軟件平臺上，運用自頂向下的系統(tǒng)設(shè)計方法，首先根據(jù)系統(tǒng)各功能模塊的要求，使用VHDL語言編寫程序，設(shè)計出環(huán)路各個部分的邏輯電路，并進行仿真驗證。然后，再將各個部分組合起來進行系統(tǒng)設(shè)計和仿真。最后，用FP-GA芯片予以實現(xiàn)。限于篇幅，這里只對鑒頻鎖存模塊的VHDL設(shè)計、仿真作為一個列子具體給出。其余模塊不再贅述。該模塊頂層部分的VHDL源代碼如下：
圖3為QuartusⅡ7．1綜合出的鑒頻鎖存模塊的RTL原理圖。圖中JPQ，SCQ分別是由底層的VHDL代碼綜合出的鑒頻器和鎖存器，實現(xiàn)對輸入信號鑒頻和鎖存的功能。圖4為QuartusⅡ7．1的時序仿真波形圖。圖3中clk_up=1 ns為鑒頻鎖存模塊的時鐘源，fin為系統(tǒng)的輸入信號ui的輸入端，reset為系統(tǒng)的復位信號，N[31．．0]為鎖存器輸出的鑒頻結(jié)果。仿真結(jié)果表明該模塊可以正確的完成鑒頻和鎖存的功能。
環(huán)路中各部分的設(shè)計仿真完成之后，再對整個系統(tǒng)進行設(shè)計和驗證。在仿真圖中clk為系統(tǒng)時鐘；reset為復位信號；en為系統(tǒng)使能信號；fin和fout分別為輸入輸出信號；ue表明fin是超前還是滯后fout;add1，sub1是“加”、“扣”脈沖信號；K為fin和fout之間相位誤差的量化值；N_mode為除N計數(shù)器的N值。自動變模控制電路根據(jù)輸入與輸出信號之間誤差的大小，將環(huán)路的工作過程分為：快捕區(qū)、慢捕區(qū)和同步區(qū)。圖5為輸入信號周期Tui=23 ns的仿真波形圖。圖6為輸入信號周期Tui=100 ns的仿真波形圖。
圖5和圖6表明：該設(shè)計對輸入的高頻和低頻信號都具有快的跟蹤性能。圖7為輸入信號周期Tui由23 ns變到100 ns的仿真波形圖。圖8為輸入信號的周期Tui由90 ns變到20 ns的仿真波形圖。圖7和圖8表明：該設(shè)計對頻率突變(高頻突變到低頻和低頻突變到高頻)的輸入信號具有快的跟蹤性能。
3 結(jié) 語
通過計算機仿真可以看出：設(shè)計的全數(shù)字鎖相環(huán)具有很快的鎖相速度，大量的實驗表明在7個輸入信號周期內(nèi)環(huán)路就進入鎖定狀態(tài)。從圖5和圖6的仿真結(jié)果可以看出，設(shè)計的全數(shù)字鎖相環(huán)鎖頻范圍很寬。另外，鎖相精度和系統(tǒng)的外部高頻時鐘有很大關(guān)系，如果時鐘頻率很高，那么鎖相精度就越高。同時，外部高頻時鐘與該全數(shù)字鎖相環(huán)的帶寬也有很大的關(guān)系，在鑒頻鎖存模塊是把外部高速時鐘分頻后的時鐘作為時鐘源的，因此，外部高頻時鐘頻率越高，經(jīng)過鑒頻得到的分頻值N才能越準確?？傊撛O(shè)計的自動變模的全數(shù)字鎖相環(huán)在外部時鐘頻率很高的情況下，不僅具有較快的鎖相速度，而且具有較寬的鎖頻范圍和較高的鎖相精度。
該設(shè)計的全數(shù)字鎖相環(huán)結(jié)構(gòu)簡單，易于集成，可采用VHDL語言完成系統(tǒng)設(shè)計，方便使用EDA軟件進行綜合仿真，可制成片內(nèi)鎖相環(huán)。下一步需要重點做的工作是：研究如何應用環(huán)形數(shù)控振蕩器，使用控制字來控制環(huán)形數(shù)控振蕩器的輸出代替該設(shè)計中的外部高速時鐘源；另一方面，在除N分頻模塊研究如何使用小數(shù)分頻的技術(shù)提高了系統(tǒng)的精度。
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