您在測試ADC的SNR時，您可能會連接一個低抖動時鐘器件到轉(zhuǎn)換器的時鐘輸入引腳，并施加一個適度低噪的輸入信號。如果您并未從您的轉(zhuǎn)換器獲得SNR產(chǎn)品說明書標(biāo)稱性能，則說明存在一些噪聲誤差源。如果您確信您擁有低噪聲輸入信號和一種較好的布局，則您的輸入信號頻率以及來自您時鐘器件抖動的組合可能就是問題所在。您會發(fā)現(xiàn)“低抖動”時鐘器件適合于大多數(shù)ADC應(yīng)用。但是，如果ADC的輸入頻率信號和轉(zhuǎn)換器的SNR較高，則您可能就需要改善您的時鐘電路。
低抖動時鐘器件充其量有宣稱的1微微秒抖動規(guī)范，或者您也可以從一個FPGA生成同樣較差的時鐘信號。這會使得高速ADC產(chǎn)生SNR誤差問題包括ADC量化噪聲、差分非線性(DNL)效應(yīng)、有效轉(zhuǎn)換器內(nèi)部輸入噪聲和抖動。利用方程式1中的公式，您可以確定抖動是否有問題，公式給出了外部時鐘和純ADC抖動產(chǎn)生的ADC SNR誤差。
方程式1
在該方程式中，fIN為轉(zhuǎn)換器的輸入信號頻率。另外，tJITTER-TOTAL為時鐘信號和ADC時鐘輸入電路的rms抖動。請注意，fIN并非時鐘頻率(fCLK)。外部時鐘器件到ADC的1微微秒抖動適合于一些而不是所有高速ADC應(yīng)用，如圖1所示。
圖1：抖動產(chǎn)生的SNR為輸入信號的函數(shù)。
方程式1讓您能夠計算出特定ADC的要求時鐘抖動估計值。例如，一個70dB SNR的ADC，輸入信號為100MHz，您可以計算得到tJITTER_TOTAL的值為503微微秒。如果輸入ADC孔徑抖動為150微微秒，則由方程式2可得到一個較高的外部時鐘抖動要求估計值。
方程式2
在方程式2中，tJITTER-CLK為注入ADC時鐘的抖動，而tJITTER-ADC為ADC的孔徑抖動、時鐘振幅和斜率。繼續(xù)我們的估算，我們讓tJITTER-ADC只與ADC的150微微秒內(nèi)部抖動相等，并忽略時鐘振幅和斜率的影響。利用方程式2，tJITTER-CLK的高估值為480微微秒。
在本文中，我們只初步研究了改善高速ADC時鐘信號背后存在的一些問題。我們需要更多地關(guān)注時鐘振幅和斜率，因為它們影響系統(tǒng)抖動。另外，我們還需要知道如何實施低抖動時鐘電路的硬件部分。
在本文介紹的第二種時鐘設(shè)計之中，您需要認真關(guān)注幾件事情。時鐘抖動在ADC輸入頻率和實際時鐘抖動方面影響ADC的SNR性能。另外，不要總是相信時鐘器件廠商!在您轉(zhuǎn)向產(chǎn)品以前，請使用ADC廠商提供的評估板來測試您的時鐘源。
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