串行數(shù)據(jù)系統(tǒng)抖動(dòng)基礎(chǔ)

一、串行數(shù)據(jù)系統(tǒng)的基本知識
隨著串行數(shù)據(jù)速率的不斷提升，串行數(shù)據(jù)系統(tǒng)的傳輸結(jié)構(gòu)也不斷的發(fā)生著變化以適應(yīng)高速傳輸?shù)囊螅?br /> 下圖1所示為不同的數(shù)據(jù)速率所對應(yīng)的系統(tǒng)傳輸結(jié)構(gòu)：

從左到右依次為全局時(shí)鐘系統(tǒng)結(jié)構(gòu)、源同步時(shí)鐘系統(tǒng)結(jié)構(gòu)、嵌入式時(shí)鐘系統(tǒng)結(jié)構(gòu)，隨著數(shù)據(jù)速率的進(jìn)一步提升，還有可能出現(xiàn)其它多種結(jié)構(gòu)，如下圖2的前向時(shí)鐘系統(tǒng)結(jié)構(gòu)，在10Gbps以上的串行數(shù)據(jù)傳輸系統(tǒng)中很可能會(huì)使用這種傳輸結(jié)構(gòu)

從上圖1中可以看出：
1、典型串行數(shù)據(jù)傳輸系統(tǒng)主要構(gòu)成因素包括：發(fā)送端TX，接收端RX，時(shí)鐘信號及其傳輸通道，數(shù)據(jù)信號及其傳輸通道
2、隨著數(shù)據(jù)速率的提升，串行數(shù)據(jù)系統(tǒng)傳輸結(jié)構(gòu)發(fā)生的變化主要集中在時(shí)鐘信號及其傳輸通道的變化，在當(dāng)前新一代的串行數(shù)據(jù)系統(tǒng)中，如PCI Express(I，II)，SATA(I，II)等，已經(jīng)沒有了專門的時(shí)鐘信號傳輸通道，而是將時(shí)鐘信號嵌入到了數(shù)據(jù)中進(jìn)行傳輸，因此需要在接收端能有效的將時(shí)鐘恢復(fù)出來，那么為何數(shù)據(jù)速率的提升需要改變時(shí)鐘信號及其傳輸結(jié)構(gòu)呢？了解下接收端芯片的基本工作原理會(huì)有助于我們理解這些變化。

通信系統(tǒng)的實(shí)質(zhì)是通過一段介質(zhì)發(fā)送或者接收數(shù)據(jù)。發(fā)送端TX發(fā)出不同編碼形式的高速串行數(shù)據(jù)，經(jīng)過一段鏈路傳輸后到達(dá)接收端RX，串行數(shù)據(jù)在傳輸過程中會(huì)受到各種各樣的干擾，引起數(shù)據(jù)的抖動(dòng)，串行數(shù)據(jù)系統(tǒng)工作的目的就是要盡可能的減少這些干擾的影響使得接收端能準(zhǔn)確無誤的恢復(fù)出發(fā)送端發(fā)送過來的數(shù)據(jù)。如下圖3所示，

由于接收端（一般是由D觸發(fā)器構(gòu)成）需要使用時(shí)鐘采樣來完成同步接收數(shù)據(jù)，因此時(shí)鐘信號和數(shù)據(jù)信號之間的同步關(guān)系是非常重要的，即必須要滿足一定的建立時(shí)間和保持時(shí)間。因此串行數(shù)據(jù)時(shí)鐘系統(tǒng)結(jié)構(gòu)的變化最根本上是為了滿足時(shí)鐘與數(shù)據(jù)之間的時(shí)序關(guān)系，以便接收端能正確的接收到信號。
接收端D觸發(fā)器的工作原理

D觸發(fā)器觸發(fā)直流電平示例（時(shí)鐘上升沿觸發(fā)）：

可見，當(dāng)輸入觸發(fā)器的電平?jīng)]有翻轉(zhuǎn)時(shí)，觸發(fā)器能穩(wěn)定的恢復(fù)出輸入信號。

D觸發(fā)器觸發(fā)觸發(fā)脈沖信號示例（時(shí)鐘上升沿觸發(fā)）：

（如果時(shí)鐘和數(shù)據(jù)之間的相對抖動(dòng)偏差太大，將會(huì)導(dǎo)致圖示D觸發(fā)器輸出信號的邏輯翻轉(zhuǎn)錯(cuò)誤或者不穩(wěn)定）
當(dāng)數(shù)據(jù)信號的電平發(fā)生翻轉(zhuǎn)后，時(shí)鐘邊沿與數(shù)據(jù)邊沿需要一定的建立時(shí)間來鎖存數(shù)據(jù)；同時(shí)，數(shù)據(jù)信號的電平需要一定的保持時(shí)間讓時(shí)鐘能穩(wěn)定的鎖存數(shù)據(jù)。為了讓建立時(shí)間和保持時(shí)間最大化，時(shí)鐘最好能出現(xiàn)在數(shù)據(jù)比特位的中央。但是由于數(shù)據(jù)或者時(shí)鐘存在抖動(dòng)，抖動(dòng)較大時(shí)，無法滿足建立時(shí)間和保持時(shí)間的要求，D觸發(fā)器可能輸出錯(cuò)誤的數(shù)據(jù)，產(chǎn)生誤碼。特別是在高速數(shù)字電路中，速率的增加導(dǎo)致建立時(shí)間和保持時(shí)間的余量越來越小，由于抖動(dòng)產(chǎn)生誤碼的概率越來越高，所以，時(shí)鐘和數(shù)據(jù)的抖動(dòng)測試非常重要。

二、抖動(dòng)的基本概念
抖動(dòng)的定義為信號在電平轉(zhuǎn)換時(shí)，其邊沿與理想時(shí)間位置的偏移量。抖動(dòng)比較大時(shí)可能出現(xiàn)：并行總線的建立保持時(shí)間余量不夠、時(shí)鐘穩(wěn)定度差、串行信號接收端誤碼率高等現(xiàn)象。

研究串行數(shù)據(jù)系統(tǒng)的抖動(dòng)主要是研究時(shí)鐘與串行數(shù)據(jù)的相對抖動(dòng)，而不是單純的指時(shí)鐘抖動(dòng)或者數(shù)據(jù)抖動(dòng)。也就是說即使時(shí)鐘有很大的抖動(dòng)，但是只要數(shù)據(jù)也存在同樣大的抖動(dòng)，則兩者之間的相對抖動(dòng)仍舊很小，時(shí)鐘和數(shù)據(jù)之間的建立時(shí)間和保持時(shí)間也仍舊能夠得到保證。如下圖所示：

當(dāng)帶有抖動(dòng)的數(shù)據(jù)信號與帶有抖動(dòng)的時(shí)鐘信號出現(xiàn)較大的相位偏差時(shí)，系統(tǒng)即有可能出現(xiàn)建立時(shí)間、保持時(shí)間不夠，出現(xiàn)誤碼等情況；這個(gè)偏差叫做串行數(shù)據(jù)的時(shí)間間隔誤差（TIE，time interval error）。每一個(gè)時(shí)鐘邊沿和數(shù)據(jù)邊沿都會(huì)有一個(gè)時(shí)間間隔誤差，那么我們需要關(guān)注哪一個(gè)邊沿的TIE呢？還是關(guān)注一段時(shí)間內(nèi)（一定的波形數(shù)量）所有波形邊沿的TIE的累積效果呢？需要多少波形數(shù)據(jù)統(tǒng)計(jì)運(yùn)算得到的TIE才符合要求呢？搞清楚這幾個(gè)問題需要了解下串行數(shù)據(jù)系統(tǒng)中經(jīng)常用到的另外一個(gè)概念：誤碼率（BER，bit error rate）
三、串行數(shù)據(jù)系統(tǒng)中誤碼率的概念
由于串行數(shù)據(jù)系統(tǒng)需要在一給定的時(shí)間內(nèi)發(fā)送或者傳輸許多位的數(shù)據(jù)，因此衡量系統(tǒng)的整體性能通常由在一段時(shí)間內(nèi)或者一定數(shù)量的數(shù)據(jù)進(jìn)行衡量，即發(fā)送端發(fā)送一定量的數(shù)據(jù)，在接收端接收到的數(shù)據(jù)中出現(xiàn)錯(cuò)誤位的比率，也叫做誤碼率。大部分的串行數(shù)據(jù)標(biāo)準(zhǔn)要求，發(fā)送端發(fā)送10e+12個(gè)誤碼，在接收端出現(xiàn)誤碼的比率不能多于一個(gè)，也就是誤碼率為10e-12，相對應(yīng)的要求在此誤碼率下抖動(dòng)不能超過一定的值。而示波器累積10e+12個(gè)誤碼，可能需要數(shù)天的時(shí)間，因此示波器在分析誤碼率抖動(dòng)時(shí)通常需要用到統(tǒng)計(jì)分析、外推等抖動(dòng)算法。

四、抖動(dòng)的來源
產(chǎn)生抖動(dòng)的原因有多種，從元器件來看分為intrinsic抖動(dòng)與nonintrinsic抖動(dòng)兩種，前者是與電子器件和半導(dǎo)體器件的電子和空穴特性有關(guān)，后者與電路的設(shè)計(jì)有關(guān)，可以通過優(yōu)化設(shè)計(jì)來改善。前者產(chǎn)生的抖動(dòng)稱為隨機(jī)抖動(dòng)（Random Jitter，簡稱Rj），后者產(chǎn)生的抖動(dòng)稱為固有抖動(dòng)（Deterministic jitter）。隨機(jī)抖動(dòng)的來源為熱噪聲、Shot Noise和Flick Noise。固定抖動(dòng)的來源為：開關(guān)電源噪聲、反射、串?dāng)_、電磁干擾等等。在后續(xù)專門介紹隨機(jī)抖動(dòng)和固有抖動(dòng)的文章中將詳細(xì)介紹。