圖2.17說(shuō)明了地彈的情形。設(shè)想一個(gè)TTL D型八觸發(fā)器，由單一時(shí)鐘輸入，驅(qū)動(dòng)一組32個(gè)存儲(chǔ)器的芯片組，以每條輸入線(xiàn)5PF計(jì)算，每條地址線(xiàn)的負(fù)載為160PF。
假設(shè)進(jìn)入D觸發(fā)器輸入點(diǎn)的數(shù)據(jù)建立時(shí)間較長(zhǎng)而保持時(shí)間較短，圖2.17中出現(xiàn)的數(shù)據(jù)為3NS建立時(shí)間的1NS保持時(shí)間。設(shè)定這個(gè)時(shí)序符合我們的TTL八觸發(fā)器的要求。
在時(shí)鐘邊沿A，這個(gè)觸發(fā)器鎖存了數(shù)據(jù)碼字FF。在時(shí)鐘邊沿B，觸發(fā)器鎖存的數(shù)據(jù)碼字為00。在這兩種情況下，該觸發(fā)器3NS的傳播延遲都長(zhǎng)于所需的保持時(shí)間。
在C時(shí)刻，使輸入數(shù)據(jù)變化為任意碼字XX。C時(shí)刻緊接在時(shí)鐘脈沖B之后1NS。此記得觸發(fā)器的內(nèi)部已尼鎖存為00碼字，但是Q輸出端尚未從FF轉(zhuǎn)變到00。
圖中倒數(shù)第二個(gè)波形典線(xiàn)為VGND。在A(yíng)時(shí)刻之后，當(dāng)Q輸出跳變?yōu)檎?、?fù)載充電電流入VCC引腳，而不是地引腳，因此在VGND上沒(méi)有出現(xiàn)噪聲。在D時(shí)刻，所有八個(gè)輸出都跳變到LO，我們看到一個(gè)大的VGND噪聲脈沖。這個(gè)噪聲脈沖引起了一個(gè)邏輯錯(cuò)誤，稱(chēng)為雙重觸發(fā)。
雙重觸發(fā)是由時(shí)鐘電路中的差分輸入運(yùn)算所導(dǎo)致的，在觸發(fā)器內(nèi)部，時(shí)鐘輸入通過(guò)比較芯片時(shí)鐘引腳與地引腳間的電壓差而得到。圖2.17底部的典線(xiàn)顯示了這個(gè)電壓差。這個(gè)差分波形在B點(diǎn)有一個(gè)干凈的時(shí)鐘邊沿，緊接著是由信號(hào)電流流過(guò)地引腳而引起的一個(gè)大的毛刺。觸發(fā)器將在這個(gè)毛刺脈沖中再觸發(fā)。
如果數(shù)據(jù)輸入的變化發(fā)生在D時(shí)刻的第二個(gè)時(shí)鐘處，觸發(fā)器將會(huì)跳轉(zhuǎn)到狀態(tài)XX，相應(yīng)的Q輸出在D時(shí)刻暫時(shí)翻轉(zhuǎn)到正確狀態(tài)，但隨后卻不可思議地翻轉(zhuǎn)到某個(gè)錯(cuò)誤狀態(tài)。
從外部觀(guān)測(cè)時(shí)鐘輸入，顯示的是一個(gè)完全干凈的信號(hào)，錯(cuò)誤只出現(xiàn)在器件封閉內(nèi)部。
雙重觸發(fā)錯(cuò)誤經(jīng)常發(fā)生在雙列直插封裝的觸發(fā)器內(nèi)，出現(xiàn)在非?？焖俚妮敵?strong>驅(qū)動(dòng)器連接較重容性負(fù)載的情況。雙列直插封裝的FCT系列的多嘴鎖存器也會(huì)出現(xiàn)這一問(wèn)題表面貼裝的器件由于引腳較短，因此不容易受到雙重觸發(fā)的影響。因?yàn)樾乱淮|發(fā)器跳變得更快，我們需要采用新型的、接地電感少之又少的封裝形式來(lái)進(jìn)行封裝。
倘若為輸出驅(qū)動(dòng)器提供專(zhuān)用電源引腳，與那此用于輸入信號(hào)的參考地引腳隔離，就可以很好地避開(kāi)地彈的問(wèn)題。既然沒(méi)有電流流入輸入?yún)⒖嫉匾_，也就沒(méi)有地彈效應(yīng)發(fā)生。大多數(shù)ECL系列和許多類(lèi)型的門(mén)陣列，都為此而使用了專(zhuān)用的電源引腳。
邊沿觸發(fā)的輸入線(xiàn)，例如復(fù)位和中斷服務(wù)線(xiàn)，也特別容易受到地彈脈沖的影響。
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