智能手機的硬件體系結構

      隨著通信產(chǎn)業(yè)的不斷發(fā)展，移動終端已經(jīng)由原來單一的通話功能向話音、數(shù)據(jù)、圖像、音樂和多媒體方向綜合演變。

　　而對于移動終端，基本上可以分成兩種：一種是傳統(tǒng)手機(feature phone)；另一種是智能手機(smart phone)。智能手機具有傳統(tǒng)手機的基本功能，并有以下特點：開放的操作系統(tǒng)、硬件和軟件的可擴充性和支持第三方的二次開發(fā)。相對于傳統(tǒng)手機，智能手機以其強大的功能和便捷的操作等特點，越來越得到人們的青睞，將逐漸成為市場的一種潮流。

　　然而，作為一種便攜式和移動性的終端，完全依靠電池來供電，隨著智能手機的功能越來越強大，其功率損耗也越來越大。因此，必須提高智能手機的使用時間和待機時間。對于這個問題，有兩種解決方案：一種是配備更大容量的手機電池；另一種是改進系統(tǒng)設計，采用先進技術，降低手機的功率損耗。

　　現(xiàn)階段，手機配備的電池以鋰離子電池為主，雖然鋰離子電池的能量密度比以往提升了近30％，但是仍不能滿足智能手機發(fā)展需求。就目前使用的鋰離子電池材料而言，能量密度只有20％左右的提升空間。而另一種被業(yè)界普遍看做是未來手機電池發(fā)展趨勢的燃料電池，能使智能手機的通話時間超過13 h，待機時間長達1個月，但是這種電池技術仍不成熟，離商用還有一段時間[1]。增大手機電池容量總的趨勢上將會增加整機的成本。

　　因此，從智能手機的總體設計入手，應用先進的技術和器件，進行降低功率損耗的方案設計，從而盡可能延長智能手機的使用時間和待機時間。事實上，低功耗設計已經(jīng)成為智能手機設計中一個越來越迫切的問題。

　　1 智能手機的硬件系統(tǒng)架構

　　本文討論的智能手機的硬件體系結構是使用雙cpu架構，如圖1所示。

　主處理器運行開放式操作系統(tǒng)，負責整個系統(tǒng)的控制。從處理器為無線modem部分的dbb(數(shù)字基帶芯片)，主要完成語音信號的a／d轉(zhuǎn)換、d／a轉(zhuǎn)換、數(shù)字語音信號的編解碼、信道編解碼和無線modem部分的時序控制。主從處理器之間通過串口進行通信。主處理器采用xxx公司的cpu芯片，它采用cmos工藝，擁有arm926ej-s內(nèi)核，采用arm公司的amba(先進的微控制器總線體系結構)，內(nèi)部含有16 kb的指令cache、16 kb的數(shù)據(jù)cache和mmu(存儲器管理單元)。為了實現(xiàn)實時的視頻會議功能，攜帶了一個優(yōu)化的mpeg4硬件編解碼器。能對大運算量的mpeg4編解碼和語音壓縮解壓縮進行硬件處理，從而能緩解arm內(nèi)核的運算壓力。主處理器上含有l(wèi)cd(液晶顯示器)控制器、攝像機控制器、sdram和srom控制器、很多通用的gpio口、sd卡接口等。這些使它能很出色地應用于智能手機的設計中。

　　在智能手機的硬件架構中，無線modem部分只要再加一定的外圍電路，如音頻芯片、lcd、攝像機控制器、傳聲器、揚聲器、功率放大器、天線等，就是一個完整的普通手機(傳統(tǒng)手機)的硬件電路。模擬基帶(abb)語音信號引腳和音頻編解碼器芯片進行通信，構成通話過程中的語音通道。

　　從這個硬件電路的系統(tǒng)架構可以看出，功耗最大的部分包括主處理器、無線modem、lcd和鍵盤的背光燈、音頻編解碼器和功率放大器。因此，在設計中，如何降低它們的功耗，是一個很重要的問題。

　　2 低功耗設計

　　2.1 降低cpu部分的供電電壓和頻率

　　在數(shù)字集成電路設計中，cmos電路的靜態(tài)功耗很低，與其動態(tài)功耗相比基本可以忽略不計，故暫不考慮。其動態(tài)功耗計算公式為：

　　pd="ctv2f"　　　　(1)

　　式中：pd為cmos芯片的動態(tài)功耗；ct為cmos芯片的負載電容；v為cmos芯片的工作電壓；f為cmos芯片的工作頻率。

　　由式(1)可知，cmos電路中的功率消耗與電路的開關頻率呈線性關系，與供電電壓呈二次平方關系。對于cpu來說，vcore電壓越高，時鐘頻率越快，則功率消耗越大，所以，在能夠正常滿足系統(tǒng)性能的前提下，盡可能選擇低電壓工作的cpu。對于已經(jīng)選定的cpu來說，降低供電電壓和工作頻率，能夠在總體功耗上取得較好的效果。

　　對于主cpu來說，內(nèi)核供電電壓為1.3 v，已經(jīng)很小，而且其全速運行時的主頻可以完全根據(jù)需要進行設置，其內(nèi)部所需的其他各種頻率都是通過主頻分頻產(chǎn)生。主cpu主頻fcpu計算公式如下：

　　在coms芯片上，為了防止靜電造成損壞，不用的引腳不能懸空，一般接下拉電阻來降低輸入阻抗，提供泄荷通路。需要加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限來增強抗干擾能力。但是在選擇上拉電阻時，
必須要考慮以下幾點：

　　a)從節(jié)約功耗及芯片的倒灌電流能力上考慮，上拉電阻應足夠大，以減小電流；

　　b)從確保足夠的驅(qū)動電流考慮，上拉電阻應足夠小，以增大電流；

　　c)在高速電路中，過大的上拉電阻會使信號邊沿變得平緩，信號完整性會變差。

　　因此，在考慮能夠正常驅(qū)動后級的情況下(即考慮芯片的vih或vil)，盡可能選取更大的阻值，以節(jié)省系統(tǒng)的功耗。對于下拉電阻，情況類似。

　　2.3.2 對懸空引腳的處理

　　對于系統(tǒng)中cmos器件的懸空引腳，必須給予重視。因為cmos懸空的輸入端的輸入阻抗極高，很可能感應一些電荷導致器件被高壓擊穿，而且還會導致輸入端信號電平隨機變化，導致cpu在休眠時不斷地被喚醒，從而無法進入睡眠狀態(tài)或其他莫名其妙的故障。所以正確的方法是，根據(jù)引腳的初始狀態(tài)，將未使用的輸入端接到相應的供電電壓來保持高電平，或通過接地來保持低電平。

　　2.3.3 緩沖器的選擇

　　緩沖器有很多功能，如電平轉(zhuǎn)換、增加驅(qū)動能力、數(shù)據(jù)傳輸?shù)姆较蚩刂频?，當僅僅基于驅(qū)動能力的考慮增加緩沖器時，必須慎重考慮，因驅(qū)動電流過大會導致更多的能量被浪費掉。所以應仔細檢查芯片的最大輸出電流ioh和iol是否足夠驅(qū)動下級芯片，當可以通過選取合適的前后級芯片時應盡量避免使用緩沖器。

　　2.4 電源供給電路

　　由于使用雙cpu架構，外設很多，需要很多種電源。僅以主cpu來說，就需要1.3v、2.4v和2.8v電壓，因此需要很多電壓變化單元。通常，有以下幾種電壓變換方式：線性調(diào)節(jié)器；dc／dc；LDO(低漏失調(diào)節(jié)器)。其中l(wèi)do本質(zhì)上是一種線性穩(wěn)壓器，主要用于壓差較小的場合，所以將其合并為線性穩(wěn)壓器。

　　線性穩(wěn)壓器的特點是電路結構簡單，所需元件數(shù)量少，輸入和輸出壓差可以很大，但其致命弱點是效率低、功耗高，其效率η完全取決于輸出電壓大小。

　　dc／dc電路的特點是效率高、升降壓靈活，缺點是電路相對復雜，紋波噪聲干擾較大，體積也相對較大，價格也比線性穩(wěn)壓高，對于升壓，只能使用dc／dc。因此，在設計中，對于電源紋波噪音要求不嚴的情況，都是使用dc／dc的電壓轉(zhuǎn)換器件，這樣可以有效地節(jié)約能量，降低智能手機的功耗。