摘要：以現(xiàn)場可編程邏輯器件(FPGA)為設計載體，以硬件描述語言(VHDL)為主要表達方式，以QuartusⅡ開發(fā)軟件和GW48EDA開發(fā)系統(tǒng)為設計工具，給出了一種出租車計費器的工作原理和軟硬件實現(xiàn)方法。同時對該出租車計費器進行時序仿真和硬件驗證。
關鍵詞：出租車計費器；FPGA；VHDL；QuartusⅡ
O 引言
隨著人民生活水平的提高。以車代步已成為很多人的出行方式；而在選擇交通工具時，很多人傾向于方便快捷的出租車?；贓DA技術設計的出租車計費器，以其價格便宜、安全可靠、使用方便等優(yōu)點，而受到人們的普遍關注。本文以現(xiàn)場可編程邏輯器件(FPGA)為設計載體，以硬件描述語言(VHDE)為主要表達方式，以QuartusⅡ開發(fā)軟件和GW48EDA開發(fā)系統(tǒng)為設計工具設計的出租車計費器，能夠?qū)崿F(xiàn)起步定價、行駛計費和等待計費等功能，完全能夠滿足出租車計費的要求。
l 出租車計費器的主要功能
出租車計費器能夠?qū)崿F(xiàn)的功能主要包括計費和顯示兩項功能。
一般費用的計算是按行駛的里程和等待時間收費。設出租車的起價為7．00元，當里程小于3km時，按起價計算費用；當里程大于等于3 km時按每公里2．5元計費。等待累計時間大于等于4min時，按每分鐘1．8元計費。所以，總費用應按下式計算：
總費用=起始費用+(里程-3 km)×里程單價+(等候時間-4 min)×等候單價
顯示功能的主要顯示行驅(qū)里程、等候時間和總費用。其中顯示汽車行駛里程用兩位數(shù)字顯示，顯示方式為“××”，單位為km。計程范圍為0～99 km，計程分辨率為1 km；而顯示等候時間用兩位數(shù)字顯示分鐘，顯示方式為“XX”。計時范圍為0～59 min，計時分辨率為1 mi-n；最后顯示總費用用四位數(shù)字顯示，顯示方式為“XXX．X”，單價為元。計價范圍為0～999．9元。計價分辨率為0．1元。
2 計費器結構和工作原理
2．1 出租車計費器的整體結構
出租車計費器的整體結構如圖1所示，它包括分頻器模塊、計量模塊、計價模塊和整數(shù)轉(zhuǎn)換BCD模塊等。
2．2 分頻模塊的設計
鑒于GW48EDA開發(fā)系統(tǒng)僅有兩個時鐘輸入端口，而系統(tǒng)需要三個時鐘，且各個時鐘信號的頻率不同，故需要對已有的時鐘信號進行分頻操作。
圖2所示為分頻得到的秒信號仿真圖，其輸入信號是整數(shù)轉(zhuǎn)換為BCD碼的轉(zhuǎn)換信號。該轉(zhuǎn)換信號頻率要求非常高，這樣可保證整數(shù)轉(zhuǎn)換BCD
碼時輸出與輸入不會產(chǎn)生太大的延時。仿真結果證明，該設計是正確的。
圖3給出了分頻得到的車輪走100米的輸出信號，其輸入信號為驅(qū)動車輪轉(zhuǎn)動信號。因為對不同車輪直徑，車輪走100米所需圈數(shù)不同，所以，對不同車輪進行分類討論。圖3所示的仿真波形為車輪直徑是520 mm的分頻結果。
2．3 計量模塊設計
根據(jù)出租車計費器的功能設計要求，費用的計算是按行駛的里程和等待時間來收費。當行駛里程小于3 km時，按起價計算費用；當里程大于等于3 km時每公里按2．5元計費。另外，等待累計時間大于等于4 min時，應按每分鐘1．8元計費。因此應按要求設計行駛計費使能信號clk_length和等待計費使能信號clk_time。圖4所示是這兩種信號的仿真波形圖。由圖4可知，當出租車啟動信號start為高電平有效，而等待信號stop為低電平無效時，出租車處于行駛狀態(tài)，當行駛的里程數(shù)大于等于3公里時，系統(tǒng)將產(chǎn)生有效的行駛計費使能信號；而當出租車啟動信號start為高電平有效，且等待信號stop也為高電平有效時，出租車處于等待狀態(tài)，當?shù)却龝r間大于等于4分鐘時，即可產(chǎn)生有效的等待計費使能信號。
在此要特別說明的是，因為QuartusⅡ綜合器不支持小數(shù)，因此，在設計出租車費用的時候，應將人民幣角這個單位放在個位，元放在十位。依次類推，這樣便于綜合器進行綜合。
2．4 轉(zhuǎn)換模塊的設計
由于出租車最終的價格要由7段數(shù)碼管來顯示，而7段數(shù)碼管的輸入信號為高電平‘l’或低電平‘0’：且該設計的前面部分將價格的數(shù)據(jù)類型定義為整數(shù)，因而需要附加整數(shù)到BCD碼的轉(zhuǎn)換電路。圖5所示為整數(shù)轉(zhuǎn)換BCD碼的仿真波形。由圖5可以看出，當整數(shù)類型的價格(pri-ce)為8時，經(jīng)過8個時鐘周期，BCD碼的個位就變?yōu)?；而當價格(price)為54時，經(jīng)過54個時鐘周期，BCD碼的個位變?yōu)?，BCD碼的十位變?yōu)?。在此需要說明的是，圖5中的整數(shù)轉(zhuǎn)變?yōu)锽CD碼需要一段時間的延時，整數(shù)數(shù)據(jù)越大，轉(zhuǎn)化輸出產(chǎn)生的延時就越大。為了實時的實現(xiàn)整數(shù)到BCD碼的轉(zhuǎn)化，需要提高轉(zhuǎn)換的時鐘信號頻率(clk_convert)。在圖2中設計的100分頻的頻率計，目的就是減小這一時間。在實際的應用中，還可以考慮提高clk_convert的頻率，設計更高的分頻倍數(shù)。
3 出租車計費器的硬件驗證
本設計選用杭州康芯電子有限公司生產(chǎn)的GW48EDA系統(tǒng)作為硬件驗證系統(tǒng)，同時選用Altera公司的EPlK30TCl44-3作為主控芯片。該主控芯片是一種基于查找表結構的現(xiàn)場可編程邏輯器件，它的基本邏輯單元是可編程的查找表。它能夠?qū)崿F(xiàn)組合邏輯的運算，而可編程寄存器則可實現(xiàn)時序邏輯運算。因此，只要對出租車計費器整體設計中的輸入輸出引腳作引腳鎖定，然后重新編譯和下載，就可以進行出租車計費器的硬件驗證。實驗表明：本設計能夠?qū)崿F(xiàn)出租車計費器的全部功能，從而證明設計是正確的。
4 結束語
本文以現(xiàn)場可編程邏輯器件(FPGA)為設計載體，以硬件描述語言(VHDL)為主要表達方式，以QuartusⅡ開發(fā)軟件和GW48EDA開發(fā)系統(tǒng)為設計工具，從而設計出具有起步定價、行駛計價和等待計價功能的出租車計費器。結果表明，本設計能夠?qū)崿F(xiàn)所要求的全部功能。同時，因為
FPGA芯片體積小，功耗低，價格便宜，安全可靠，稍加修改就可以改變起步的價格、每公里行駛的價格和等待時間的價格等，而且維護和升級比較方便，也很容易做成ASIC芯片，因而具有較好的應用前景。
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