流水線ADC設(shè)計中的數(shù)字?;此惴ㄅc實現(xiàn)
摘要:數(shù)字校準(zhǔn)是高速高精度流水線ADC設(shè)計中的關(guān)鍵技術(shù)之一。文章提出了一種可通過校準(zhǔn)控制生成測試信號,自動計算權(quán)重來對流水線ADC中電容失配進(jìn)行誤差補償?shù)募夹g(shù)。該技術(shù)能有效地減小增益有限、電荷注入等非理想因素的影響,使校準(zhǔn)輸出后的數(shù)據(jù)擁有更高的準(zhǔn)確度,提高了系統(tǒng)的線性度。
0 引言
模數(shù)轉(zhuǎn)換器(ADC)是聯(lián)系模擬世界與數(shù)字系統(tǒng)的關(guān)鍵環(huán)節(jié)。在不同的應(yīng)用領(lǐng)域,對ADC的性能需求也不同。在近年的國際固態(tài)電路大會(ISSCC)上發(fā)表的相當(dāng)多的關(guān)于高速高精度ADC的文章表明,流水線ADC已經(jīng)成為研究熱點。流水線ADC采用流水作業(yè)的方式,在采樣速率和轉(zhuǎn)換精度上較其它類型的ADC有較大的優(yōu)勢,但是流水線ADC中存在電容失配、比較器失調(diào)、非理想運放、工藝誤差等非理想因素,當(dāng)流水線ADC的轉(zhuǎn)換精度達(dá)到12位以上時,這些非理想因素對其性能有較大影響。傳統(tǒng)的模擬電路校準(zhǔn)技術(shù)已無法滿足高精度的要求,而近年來隨著數(shù)字系統(tǒng)的高速發(fā)展,采用數(shù)字方式對誤差進(jìn)行校準(zhǔn)已經(jīng)成為大趨勢。數(shù)字校準(zhǔn)技術(shù)得到了越來越廣泛的應(yīng)用。
本文針對14位250MSPS流水線ADC中的數(shù)字校準(zhǔn)技術(shù)進(jìn)行了研究,并提出了相應(yīng)的實現(xiàn)方案。本方案無需修改各級MDAC模擬電路,只需在比較器輸入端添加一個多位選擇器即可實現(xiàn),可滿足流水線ADC對高線性度、高精度的要求,簡單可靠、易于實現(xiàn)。
1 流水線ADC基本結(jié)構(gòu)及誤差源
流水線ADC工作在兩相不重疊時鐘(采樣時鐘和保持時鐘)下,用以控制各級MDAC在采樣階段和放大階段之間交替工作。各級MDAC包含低精度子ADC、子DAC、減法電路及增益電路。在采樣時鐘控制下,輸入的模擬信號被輸送到子ADC的比較器上,產(chǎn)生多位數(shù)字輸出Di及相應(yīng)的模擬估計值,減法電路實現(xiàn)輸入Vin與估計值的差值,所得余量電壓在放大階段通過增益放大電路放大,其模擬輸出作為下一級MDAC的模擬輸入。流水線ADC整體框架如圖1所示。
常見的流水線MDAC結(jié)構(gòu)主要有1bit/stage、1.5bit/stage、3bit/stage和多bit/stage 4種,本文采用的是1.5bit/stage或其相似的結(jié)構(gòu)。1.5bit/stage結(jié)構(gòu)與其他結(jié)構(gòu)相比,擁有可以容忍更大的失調(diào)電壓等許多優(yōu)點,其余量傳輸曲線如圖2所示,實線為理想情況,虛線表示實際曲線。
從圖2可以看出,實際余量傳輸曲線與理想余量傳輸曲線發(fā)生了偏移,這是由諸多的非理想因素造成的。如比較器失調(diào)誤差可使余量曲線閾值電壓左右偏移,運放的有限增益使得余量曲線斜率不等于2,電容失配導(dǎo)致余量曲線中曲線斜率改變和左右偏移,開關(guān)溝道電荷注入誤差引起余量曲線整體上下偏移等。這些非理想因素影響流水線各級MDAC的轉(zhuǎn)換精度,且逐級放大,最終導(dǎo)致失調(diào)或失碼誤差。
2 校準(zhǔn)原理及實現(xiàn)方案
觀察圖2可以看出,由于各種非理想效應(yīng)的存在,傳輸曲線在跳變點處的實際權(quán)重與理想權(quán)重產(chǎn)生偏差,理想的權(quán)重表現(xiàn)在余量曲線上為S0-S1,而實際的權(quán)重為S0'-S1',權(quán)重的差值導(dǎo)致數(shù)字輸出產(chǎn)生相應(yīng)的失調(diào)或失碼誤差。本文采用的校準(zhǔn)思路是基于計算跳變點實際高度的測量。在1.5bitMDAC里,其數(shù)字輸出有00、01、10三種情況,對應(yīng)兩個權(quán)重wi(i=0,1)。本級的總的數(shù)字輸出是后級數(shù)字輸出與本級數(shù)字碼對應(yīng)的權(quán)重累加之和。如式(1)所示,Di_out為第i級到第N級產(chǎn)生的總的數(shù)字輸出,Di為第i級生成的數(shù)字輸出。
此技術(shù)在操作過程中有“權(quán)重測量”和“數(shù)據(jù)轉(zhuǎn)換”兩種狀態(tài)。權(quán)重測量包含兩個步驟,在采樣時鐘控制下強(qiáng)制第i級MDAC接入比較器閾值電Vi_in=-1/4Vref,且令Di=00,產(chǎn)生的余量電壓Vres1'經(jīng)過后級MDAC生成的數(shù)字碼為S0'。在保持時鐘控制下強(qiáng)制第i級MDAC接入比較器閾值電Vi_in=-1/4Vref且令Di=01,產(chǎn)生的余量電壓Vres2'經(jīng)過后MDAC生成的數(shù)字碼為S1'。理想情況下Vres1'-Vres2'=1/2*Vref,而實際情況下Vres1’-Vres2’=(1/2*Vref+△ε),即兩者之間存在一差值電壓△ε。對應(yīng)的數(shù)字輸出差值D(△ε)=(S0’-S1’)-D(1/2*Vref),D(1/2*Vref)已知,(S0’-S1’)可由計算得出,故可得出第i級MDAC對應(yīng)的D(△εi)。我們可通過重復(fù)1024次再求平均值的方法來提高精度。因此我們得到實際的數(shù)據(jù)變換數(shù)字輸出如下:
本文具體的實現(xiàn)方案如圖3所示。數(shù)字電路實現(xiàn)由寄存器、加法器、移位器等組成,包含控制模塊、權(quán)重測量、正常數(shù)據(jù)轉(zhuǎn)換及用于存儲器校準(zhǔn)數(shù)據(jù)的寄存器四部分。系統(tǒng)由控制模塊進(jìn)行控制,可工作在兩個工作模式下。在Calibration模式下控制模塊發(fā)出測試信號輸入到ADC模擬部分,生成的數(shù)字輸出經(jīng)由權(quán)重測量模塊測得誤差系數(shù),存儲到寄存器中。在Normal模式下進(jìn)行正常的數(shù)字轉(zhuǎn)換時調(diào)用這些系數(shù)來進(jìn)行數(shù)字校準(zhǔn),得到經(jīng)過校準(zhǔn)后的較精確的數(shù)字輸出。
3 實驗結(jié)果與分析
在ADC數(shù)字校準(zhǔn)算法實現(xiàn)過程中,流水線ADC采用3.5bit+2.5bit(溢出)+1.5bit+1.5bit(溢出+4級)1.5bit+3bit flash 14位九級結(jié)構(gòu)的MDAC,如圖4所示。在進(jìn)行校準(zhǔn)時,前級實際權(quán)重的獲得需要使用已經(jīng)過校準(zhǔn)的后級進(jìn)行估算,在對第i級進(jìn)行校準(zhǔn)時,需要其后級已經(jīng)過校準(zhǔn),可以看做滿足線性度的理想ADC,因此整個校準(zhǔn)從后向前逐級進(jìn)行。本研究先校準(zhǔn)第二級MDAC,然后再校準(zhǔn)第一級MDAC,對兩級MDAC共7bit2拄行數(shù)字校準(zhǔn),最終得到校準(zhǔn)后的數(shù)據(jù)。校準(zhǔn)前和校準(zhǔn)后的ADC的SNR特性曲線如圖5所示。
由圖5(a)、圖5(b)可以看出,校準(zhǔn)前ADC電容失配值設(shè)置為1%,比較器失調(diào)為1%,在200MHZ的采樣頻率下,對一個正弦信號采樣,校準(zhǔn)前流水線ADC的SNR受諧波失真影響,為78.01dB,校準(zhǔn)后SNR上升到81.21dB,所有的諧波都下降到-90dB以下。校準(zhǔn)后總諧波失真由-65.05 dB下降到-88.59dB??梢?,通過數(shù)字校準(zhǔn)后,整個流水線ADC的線性度有了很大的提高。
4 結(jié)論
本文研究了一種適用于流水線ADC的數(shù)字校準(zhǔn)算法,并提出了相應(yīng)的實現(xiàn)方案。本方案對模擬電路更改較少,而數(shù)字電路里無需使用數(shù)字校準(zhǔn)中常用的乘法器或除法器。速度較快,簡單可靠且容易實現(xiàn)。