[導(dǎo)讀]IC 設(shè)計期間，最壞情形的模 擬可幫助設(shè)計師說明 PNP 和 NPN 晶體管以及基極電阻器和多晶硅電阻器的特性變化。僅是這四類器件產(chǎn)生的模擬條件組合就超過 16 種。
IC 設(shè)計期間，最壞情形的模 擬可幫助設(shè)計師說明 PNP 和 NPN 晶體管以及基極電阻器和多晶硅電阻器的特性變化。僅是這四類器件產(chǎn)生的模擬條件組合就超過 16 種。為了適應(yīng)溫度變化，每個組合都要在 -40℃、+27℃（室溫）和 +125℃ 下接受模擬，因此在模擬完成時會產(chǎn)生至少 48 個數(shù)據(jù)系列供分析。為了幫助 IC 設(shè)計師評估模擬波形的特性，PSpice 提供了一個由若干易用并預(yù)先定義的測量尺度組成的庫，包括帶寬、增益/相位余量等等。PSpice 還允許設(shè)計師利用預(yù)先定義的 YatX 和 XatNthY 測量尺度，在給定的 x 值（通常是時間）測量波形的 y 值，并找出一個對應(yīng)于給定 y 值第 n 個實例的 x 值。
但是，當2號波形跨過特定 y 值時，設(shè)計師必須測量1號波形的值，在這種情況下，預(yù)先定義的測量尺度就不適用了，這是因為 PSpice 不允許嵌入，這與很多編程語言不同。本設(shè)計實例介紹了如何創(chuàng)建一個能解決該問題的定制型 PSpice 測量表達式。正如表1所示，測量表達式本身是直截了當?shù)?。?1 行可發(fā)現(xiàn) 1 號跡線跨過第 n 個正斜率的 y1 值時的 X 值 (x1)。第 2 行是由表底部的大括號表示的，搜尋 2 號跡線 (y2) 在 x1 的值。與此類似，表2表明設(shè)計師如何創(chuàng)建一個測量表達式，來找出 1 號跡線跨過第 n 個負斜率的 y1 值時的 y2 值，或當 1 號跡線跨過其整個 y 軸范圍的給定百分比時的 y2 值。
圖 1 描繪了一個模擬實例，其中的輸入電壓和輸出電壓分別代表比較器的輸入和輸出。當輸入電壓大于正閾值電壓時，則輸出電壓為高；當輸入電壓小于負閾值電壓時，則輸出電壓為低。利用定制的測量表達式，設(shè)計師在可供利用的探測數(shù)據(jù)之后，很容易發(fā)現(xiàn)所有情況下的上升閾值和下降閾值，以及比較器的滯后電壓。如果存在閾值不符合設(shè)計規(guī)范的任何情況，設(shè)計師都能隨后直接進入這種情況，并花時間做進一步分析。
模擬實例描述了某種輸入電壓監(jiān)視器，它包含一個充當電源管理 IC 中的“電源良好”塊的比較器。當輸入電壓升至 13V “使能閾值”以上時，輸出電壓變高，并使能其它電路塊。當輸入電壓降至 10V“不使能閾值”以下時，輸出電壓變低，并不使能其它電路?！笆鼓荛撝怠焙汀安皇鼓荛撝怠敝睢? V——定義了滯后電壓。電路的最壞情形的模擬必須說明電路中的 NPN 和 PNP 晶體管、基極電阻器、多晶硅電阻器的特性變化。每種器件的特性可能會在工藝規(guī)范的低端或高端下降，因此產(chǎn)生 16 種組合。
工具條列出了這 16 種可能組合的其中幾種。例如，LLLL 是指 NPN 和 PNP 晶體管以及基極電阻器和多晶硅電阻器都在各自低值下下降的情況。另外，模擬的一次性通過使用了標稱值，即各元件的規(guī)格均落在各自標稱特性的中心內(nèi)。對于每種組合，PSpice 分別模擬了電路在低溫、室溫、高溫的行為，產(chǎn)生了模塊的輸入和輸出電壓的 51 條數(shù)據(jù)跡線，總共顯示了 102 條跡線。PSpice 匯編了數(shù)據(jù)之后，電路設(shè)計師必須提取每種情況的實際閾值電壓，便于和電路的規(guī)格做比較。由于顯示的跡線數(shù)量很大，因此利用顯示器的光標來測量每個閾值會消耗設(shè)計師很多時間。如果利用定制的 PSpice 測量尺度，就能在很短時間內(nèi)提取閾值電壓，并以表格形式呈現(xiàn)數(shù)據(jù)。緊接在波形圖下方的表格包含了所有 51 條跡線的模擬結(jié)果。1、2、3 列給出了標稱特性的結(jié)果，而 4、5、6 列則給出了低溫、室溫、高溫的結(jié)果，所有器件的規(guī)格都在各自的下限。
表格第 1 行顯示了“使能電壓閾值”的測量表達式和結(jié)果。當輸出電壓首次跨過正斜率上的 4.5 V（被模擬電路的 9 V電源總線電壓的一半），模擬會記錄輸入電壓值，把它作為“使能閾值”電壓，并且第 2 行測量禁用閾值電壓。第 3、4 行用另一種方法測量“使能閾值”電壓和“不使能閾值”電壓：當輸出電壓第一次和第二次通過滿刻度值的 50% 時，PSpice 會測量輸入電壓值。第 5 行計算滯后電壓。
但是，當2號波形跨過特定 y 值時，設(shè)計師必須測量1號波形的值，在這種情況下，預(yù)先定義的測量尺度就不適用了，這是因為 PSpice 不允許嵌入，這與很多編程語言不同。本設(shè)計實例介紹了如何創(chuàng)建一個能解決該問題的定制型 PSpice 測量表達式。正如表1所示，測量表達式本身是直截了當?shù)?。?1 行可發(fā)現(xiàn) 1 號跡線跨過第 n 個正斜率的 y1 值時的 X 值 (x1)。第 2 行是由表底部的大括號表示的，搜尋 2 號跡線 (y2) 在 x1 的值。與此類似，表2表明設(shè)計師如何創(chuàng)建一個測量表達式，來找出 1 號跡線跨過第 n 個負斜率的 y1 值時的 y2 值，或當 1 號跡線跨過其整個 y 軸范圍的給定百分比時的 y2 值。
圖 1 描繪了一個模擬實例，其中的輸入電壓和輸出電壓分別代表比較器的輸入和輸出。當輸入電壓大于正閾值電壓時，則輸出電壓為高；當輸入電壓小于負閾值電壓時，則輸出電壓為低。利用定制的測量表達式，設(shè)計師在可供利用的探測數(shù)據(jù)之后，很容易發(fā)現(xiàn)所有情況下的上升閾值和下降閾值，以及比較器的滯后電壓。如果存在閾值不符合設(shè)計規(guī)范的任何情況，設(shè)計師都能隨后直接進入這種情況，并花時間做進一步分析。
模擬實例描述了某種輸入電壓監(jiān)視器，它包含一個充當電源管理 IC 中的“電源良好”塊的比較器。當輸入電壓升至 13V “使能閾值”以上時，輸出電壓變高，并使能其它電路塊。當輸入電壓降至 10V“不使能閾值”以下時，輸出電壓變低，并不使能其它電路?！笆鼓荛撝怠焙汀安皇鼓荛撝怠敝睢? V——定義了滯后電壓。電路的最壞情形的模擬必須說明電路中的 NPN 和 PNP 晶體管、基極電阻器、多晶硅電阻器的特性變化。每種器件的特性可能會在工藝規(guī)范的低端或高端下降，因此產(chǎn)生 16 種組合。
工具條列出了這 16 種可能組合的其中幾種。例如，LLLL 是指 NPN 和 PNP 晶體管以及基極電阻器和多晶硅電阻器都在各自低值下下降的情況。另外，模擬的一次性通過使用了標稱值，即各元件的規(guī)格均落在各自標稱特性的中心內(nèi)。對于每種組合，PSpice 分別模擬了電路在低溫、室溫、高溫的行為，產(chǎn)生了模塊的輸入和輸出電壓的 51 條數(shù)據(jù)跡線，總共顯示了 102 條跡線。PSpice 匯編了數(shù)據(jù)之后，電路設(shè)計師必須提取每種情況的實際閾值電壓，便于和電路的規(guī)格做比較。由于顯示的跡線數(shù)量很大，因此利用顯示器的光標來測量每個閾值會消耗設(shè)計師很多時間。如果利用定制的 PSpice 測量尺度，就能在很短時間內(nèi)提取閾值電壓，并以表格形式呈現(xiàn)數(shù)據(jù)。緊接在波形圖下方的表格包含了所有 51 條跡線的模擬結(jié)果。1、2、3 列給出了標稱特性的結(jié)果，而 4、5、6 列則給出了低溫、室溫、高溫的結(jié)果，所有器件的規(guī)格都在各自的下限。
表格第 1 行顯示了“使能電壓閾值”的測量表達式和結(jié)果。當輸出電壓首次跨過正斜率上的 4.5 V（被模擬電路的 9 V電源總線電壓的一半），模擬會記錄輸入電壓值，把它作為“使能閾值”電壓，并且第 2 行測量禁用閾值電壓。第 3、4 行用另一種方法測量“使能閾值”電壓和“不使能閾值”電壓：當輸出電壓第一次和第二次通過滿刻度值的 50% 時，PSpice 會測量輸入電壓值。第 5 行計算滯后電壓。
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