基于CPLD的高幀頻CMoS相機(jī)驅(qū)動(dòng)電路設(shè)計(jì)

2 高幀頻COMS相機(jī)電子學(xué)系統(tǒng)模塊
    相機(jī)電子學(xué)系統(tǒng)包括CMOS圖像傳感器焦平面板和驅(qū)動(dòng)控制板，原理結(jié)構(gòu)如圖1所示。主要功能模塊包括：CMOS圖像傳感器、LD0電源調(diào)整電路及濾波電路、時(shí)序電路、時(shí)鐘電路、圖像數(shù)據(jù)接口電路、RS422驅(qū)動(dòng)電路，以及低壓差分電路等。

2．1 焦平面板
    經(jīng)濾波電路平臺(tái)輸出+5 V二次電源電壓，冉經(jīng)LD0電壓調(diào)整電路輸出+3.3V電壓。該電壓經(jīng)濾波后向圖像傳感器及偏置電路提供電源。
    MT9M413內(nèi)部集成有10 bit A／D轉(zhuǎn)換器(簡(jiǎn)稱(chēng)ADC)，可直接輸出3.3 V的數(shù)字信號(hào)。時(shí)序驅(qū)動(dòng)板CPLD的端口電壓為+3.3 V，因此兩者之間可直接傳輸信號(hào)，無(wú)需電平轉(zhuǎn)換電路。MT9M413含有10個(gè)輸出通道，數(shù)據(jù)總線多達(dá)100條，因此采用微型板問(wèn)連接器連接焦平面板和驅(qū)動(dòng)控制板，以減小電路板體積和質(zhì)量。
2．2 驅(qū)動(dòng)控制板
    驅(qū)動(dòng)控制板是相機(jī)控制系統(tǒng)的核心，其作用主要包括：產(chǎn)生MT9M413的丁作時(shí)序；FIF0讀寫(xiě)控制；實(shí)現(xiàn)間接指令接口RS232(RS422電平)；實(shí)現(xiàn)圖像輸出接口(LVDS電平)。驅(qū)動(dòng)控制板的時(shí)序信號(hào)和控制信號(hào)通過(guò)FPGA實(shí)現(xiàn)，綜合考慮速度、器件容量、工作溫度、功耗及抗輻射能力等因素，選用Actel公司的APA600型FPGA，該器件內(nèi)置2個(gè)鎖相環(huán)，I/O電壓為+3．3V，內(nèi)核電壓為+2．5 V，屬于低功耗器件。
2．2．1 MT9M413圖像傳感器工作原理
    MT9M413是Micron公司的具有3.3V電源，1．31 M像素的CMOS數(shù)字圖像傳感器，其分辨率為l 280 H×1 024 V；主時(shí)鐘為66 MHz時(shí)，幀頻可達(dá)500f/s；動(dòng)態(tài)范圍為59 dB；快門(mén)時(shí)間范圍為10μs～33 ms。片內(nèi)集成10 bit自標(biāo)定、全數(shù)字接口的ADC。MT9M413功能框圖如圖2所示，其功能組件包括：像元陣列、行地址選擇邏輯、列放大器組、l 280個(gè)10位ADC模塊、ADC寄存器和讀出寄存器模塊。

    MT9M413的時(shí)序關(guān)系如圖3所示。10位ROW—ADDR行地址總線輸入選擇讀出的像素行，ROW_STRT_N信號(hào)開(kāi)始從像素行讀模擬數(shù)據(jù)，并數(shù)字化地存儲(chǔ)在ADC寄存器中，當(dāng)這一系列工作完成后，器件輸出ROW_DONE_N信號(hào)。當(dāng)DATA_READ_EN_N信號(hào)有效時(shí)，LD_SHFT_N信號(hào)低電平有效，從ADC寄存器開(kāi)始向輸出寄存器轉(zhuǎn)移數(shù)字?jǐn)?shù)據(jù)，DATA_READ_EN_N信號(hào)使輸出寄存器使能。DATA_READ_EN_N置低保持兩個(gè)時(shí)鐘后。開(kāi)始讀取新像素行和轉(zhuǎn)換循環(huán)。在新行轉(zhuǎn)換同時(shí)允許讀取先前轉(zhuǎn)換的數(shù)字信號(hào)，因此行周期是從ROW_STRT_N信號(hào)開(kāi)始到。ROW_DONE_N信號(hào)返回，或在LD_SHFT_N和DATA_READ_EN_N信號(hào)有效周期加兩個(gè)時(shí)鐘的時(shí)間。PG_N(PGl+PG2)信號(hào)同時(shí)置位整個(gè)像素陣列的光探測(cè)器進(jìn)行光積分；TX—N信號(hào)同時(shí)為整個(gè)陣列的每一個(gè)像素轉(zhuǎn)移光探測(cè)器的電荷到存儲(chǔ)器，結(jié)束光積分。必須注意的是，在連續(xù)模式下，PG—N和rrx—N脈沖必須持續(xù)64個(gè)SYSTCLK時(shí)鐘周期；在ROW—STRT_N為低電平時(shí)，ROW—ADDR地址總線才有效，且至少持續(xù)66個(gè)SYSCI．K時(shí)鐘周期。通過(guò)增加光積分階段的行轉(zhuǎn)移脈沖個(gè)數(shù)調(diào)整曝光時(shí)間。對(duì)MxN陣列的CMOS器件．Ⅳ個(gè)行轉(zhuǎn)移周期即可完成一幀圖像的所有行轉(zhuǎn)移。為了增大積分時(shí)間，可以增加行轉(zhuǎn)移的數(shù)量，使得行轉(zhuǎn)移脈沖個(gè)數(shù)大于Ⅳ，當(dāng)然在第Ⅳ個(gè)轉(zhuǎn)移周期之外的信號(hào)無(wú)效。

    圖像信號(hào)從10個(gè)通道同步讀m，每個(gè)通道的位寬均為10 bit．每個(gè)通道所對(duì)應(yīng)的像元編號(hào)如表1所示。

    整幀圖像輸出需要128個(gè)時(shí)鐘周期。隨后將1。5通道合并成一路50 bit數(shù)據(jù)：6～10通道合并成一路50 bit數(shù)據(jù)，分別緩存在兩個(gè)數(shù)據(jù)FIF0中．每個(gè)FIFO的容量為128 KxS0bit．并將上述兩路信號(hào)傳輸給FPGA進(jìn)行并．并轉(zhuǎn)換，最后輸m一路10 bit并行圖像數(shù)據(jù)。
2．2．2 FIFO讀寫(xiě)控制
    由于M’F9M413每個(gè)時(shí)鐘周期可同時(shí)輸出100位數(shù)據(jù)，必須經(jīng)過(guò)FPGA并。并轉(zhuǎn)換。轉(zhuǎn)換成10位數(shù)據(jù)供LV：DS數(shù)據(jù)采集卡使用。為了避免丟失高速數(shù)據(jù)，必須在中間加入數(shù)據(jù)緩存器。該系統(tǒng)設(shè)計(jì)選用兩片128 KxS0 bit的FIFO。它是一種高速、低功耗的先入先出型緩存器。
2．2．3 基于VHDL硬件電路的實(shí)現(xiàn)
    VHDL硬件描述語(yǔ)言支持自上而下的設(shè)計(jì)方法。根據(jù)自上而下的設(shè)計(jì)方法，確定輸入／輸出信號(hào)，同時(shí)根據(jù)時(shí)序劃分功能模塊，然后把所有的輸入／輸出信號(hào)分配到各個(gè)功能模塊中，每個(gè)功能模塊分別進(jìn)行VHDL設(shè)計(jì)輸入、功能仿真、后仿真。在各個(gè)功能模塊實(shí)現(xiàn)各自功能后，例化到頂層設(shè)計(jì)中，完成頂層的VHDL設(shè)計(jì)輸入、功能仿真、綜合、后仿真。直至達(dá)到設(shè)計(jì)要求。部分VHDL硬件捕述如圖4所示，其中R1是幀計(jì)數(shù)，R2是行計(jì)數(shù)。總曝光時(shí)間的計(jì)算公式如下：總曝光時(shí)間=Rl×行周期×l 024+(1 023一R2)×行周期。

3 結(jié)語(yǔ)
    該系統(tǒng)沒(méi)計(jì)根據(jù)CMOS的時(shí)序要求．經(jīng)仿真調(diào)試能夠產(chǎn)生相應(yīng)的驅(qū)動(dòng)脈沖和偏置電壓，并通過(guò)遙控?cái)?shù)據(jù)的注入，實(shí)現(xiàn)了曝光時(shí)間的可調(diào)控制。