基于FPGA的數據高速串行通信實現

1 引言

在許多實際運用的場合中，數字信號傳輸具有數據量大，傳輸速度高，采用串行傳輸等特點。這就要求數據收發(fā)雙方采用合理的編解碼方式及高速器件。數字信號傳輸一般分并行傳輸、串行傳輸兩種。并行傳輸具有數據源和數據目的地物理連接方便，誤碼率低，傳輸速率高。但是并行傳輸方式要求各條線路同步，因此需要傳輸定時和控制信號，而其各路信號在經過轉發(fā)與放大處理后，將引起不同的延遲與畸變，難以實現并行同步。若采用更復雜的技術、設備與線路，其成本會顯著上升。而高速遠程數據傳輸一般采用串行同步傳輸。傳統建立準確的時鐘信號的方法是采用鎖相環(huán)技術。但鎖相環(huán)有若干個明顯缺陷，一是其同步建立時間及調整精度即使采用變階的方法也很難兼顧；二是鎖相環(huán)需要一個高精度高頻率的本地時鐘。 本文所討論的兩種串行同步傳輸方法，無需高頻率時鐘信號，就可完全數字化。采用Altera公司的ACEXlK系列器件完成電路設計，且外圍電路簡單，成本低，效果好。

2主要器件介紹

編碼和解碼采用ACEXlK系列器件EPlK100QC208-2。ACEXlK器件是Altera公司針對通信、音頻處理及類似場合應用而設計的。該系列器件具有如下特性：

高性能。采用查找表(LUT)和嵌入式陣列塊(EAB)相結合的結構，適用于實現復雜邏輯功能和存儲器功能，例如通信中應用的DSP、多通道數據處理、數據傳遞和微控制等；

高密度。典型門數為1萬到10萬門，有多達49 152位的RAM(每個EAB有4 096位RAM)。

系統性能。器件內核采用2.5 V電壓，功耗低，其多電壓引腳驅動2.5 V、3.3 V、5.0 V的器件，也可被這些電壓所驅動，雙向I／O引腳執(zhí)行速度可達250 MHz；

靈活的內部互聯。具有快速連續(xù)式延時可預測的快速通道互連。

3實現方法

本文所述方法應用于數字音頻數據實時傳輸。原始數字音頻每一幀視頻數據為并行8位，速率達2 Mb／s，串行傳輸速度為16 Mb／s。

3.1新的曼徹斯編碼方法 這種方法是在接收端利用狀態(tài)轉移圖的方法得到同步時鐘信號。具體方法如下：

(1)幀同步信號的產生

發(fā)送方系統提供64 MHz時鐘，將其4分頻得到16 MHz時鐘作為系統時鐘，64 MHz時鐘僅用于最后的消除信號毛刺。幀同步共16位，其中前12位為"0"，后3位為"1"，最后1位為"0"。仿真時序如圖1所示。

數據發(fā)送采用曼徹斯特編碼，編碼規(guī)則為：0→01(零相位的一個周期的方波)；1→10(π相位的一個周期的方波)。

從以上規(guī)則可知輸出信號將在每一位碼元中間產生跳變，因此可采用具有游程短，位定時信息豐富的曼徹斯特編碼電路。編碼時，當輸入信號為"0"時，輸出為時鐘的"非"；當輸入信號為"1"時，輸出與時鐘一致。因此，可采用數據選擇時鐘，其電路如圖2所示。

(3)狀態(tài)轉移圖生成同步信號

接收方系統提供80 MHz時鐘，接收方和發(fā)送方的時鐘并非來自同一個時鐘源。將發(fā)送方的信號通過序列碼檢測器，發(fā)送方的幀同步信號有一個維持187.5 ns的脈沖(3個16 MHz時鐘)，當接收方檢測到"11111111111111"時(14個80 MHz時鐘，共175 ns)，則認為是有效信號，然后向后級發(fā)出一個復位信號，接收方的后繼模塊開始重新工作。由于發(fā)送方采用曼徹斯特編碼，數據不會出現連續(xù)的"1"或連續(xù)的"0"，游程短，這種檢測幀同步信號的方法是有效的，不存在把所要傳輸的數據當成幀同步的情況。當該復位信號產生后，狀態(tài)機開始工作，用狀態(tài)機的狀態(tài)轉移產生同步信號。狀態(tài)轉移圖如圖4所示。

3.2另一種編碼方法

另一種比較特殊編碼方式含有豐富的時鐘信號。接收端將接收到的數據延時即可得到同步時鐘。其產生幀同步新的曼徹斯特編碼方法一致。

(1)編碼方法

發(fā)送方系統提供64 MHz時鐘，原始信號速率依舊為16 MHz，數據的編碼方式：0→1000，1→1110。

一個碼元對應64 MHz的4位編碼。每一個碼元開始時第1位為"1"，第2和第3位為輸入信號信息，第4位是"0"，這樣便可保證在每一個碼元開始時產生上升沿。該上升沿便是一個非常優(yōu)良的同步時鐘，只要將上升沿對準數據的有效位置(編碼的第2，3位)，即可恢復原信號。

接收方檢測幀同步的方法與新的曼徹斯特編碼方法一樣。解碼過程是將輸入信號通過D觸發(fā)器延時得到同步時鐘，再由同步時鐘恢復原信號。D觸發(fā)器的時鐘采用接收方的系統時鐘80 MHz，則通過一個D觸發(fā)器的延時時間T的范圍0～12.5 ns，可通過兩D觸發(fā)器延時時間T的范圍12.5～25 ns，通過3個觸發(fā)器延時時間T的范圍25.0～37.5 ns，這樣就可以將上升沿延時到數據編碼的有效位置(編碼第2、3位的時間范圍是15.625～46.875 ns)。當信號通過D觸發(fā)器，信號的寬度可能會有變化，這里把通過D觸發(fā)器的信號作為同步時鐘，只關心其上升沿位置，而其寬度的變化不會影響解碼過程。

圖7中datain為輸入的原信號，dataout為編碼后的信號，clkout為得到的同步時鐘，clk64m為發(fā)送方系統時鐘，clk80m為接收方系統時鐘。當輸入第1個碼元，還未產生輸出信號；輸入第2個碼元時，第1個碼元"1"所對應64 MHz編碼"1110"輸出；輸入第3個碼元時，將第2個碼元"0"所對應64 MHz編碼"1000"輸出，依次類推。在接收方，將dataout延時得到clkout，由圖可看出每次clkout的上升沿都對準編碼的有效部分，這樣就可準確的恢復原信號。

4結語

這兩種同步方法與鎖相環(huán)相比，優(yōu)點明顯，建立時間短，只需要一個幀同步用來檢測數據開始，然后就可在一個碼元時間內恢復同步時鐘，而且對接收方時鐘的精度和頻率要求不是很高，整個編碼和解碼可以分別用一個FPGA完成設計，電路設計全數字化，大大降低了PCB設計的成本和難度，且調試方便，縮短了項目周期。