基于FPGA的微型數字存儲系統(tǒng)設計

1 引言
    針對航天測試系統(tǒng)的應用需求，提出一種基于FPGA的微型數字存儲系統(tǒng)設計方案。該系統(tǒng)是在傳統(tǒng)存儲測試系統(tǒng)的基礎上，利用可編程邏輯器件FPGA對傳統(tǒng)存儲測試系統(tǒng)進行單元電路的二次集成，使測試系統(tǒng)體積大幅減小，功耗急劇降低，從而提高系統(tǒng)的抗高過載性能，增加系統(tǒng)靈活性、通用性和可靠性。FPGA不僅完成控制存儲及大部分的相關數字邏輯單元電路，而且使得整個存儲系統(tǒng)更為簡單，布線也更容易。另外，系統(tǒng)FPGA編程就是按照預定功能連接器件內的熔絲，從而使其完成特定邏輯功能的過程，一旦完成編程，F(xiàn)PGA就相當于一片能夠完成特定功能的集成電路，因而無需擔心程序運行路徑出錯，這與單片機有本質區(qū)別。

2 系統(tǒng)硬件設計
2．1 器件選型
2．1．1 電源轉換器TPS70358
    系統(tǒng)中，F(xiàn)PGA工作電壓為3．3 V和2．5 V，USB接口器件CY7C68013 工作電壓為3．3 V，F(xiàn)lash工作電壓為3．3 V，系統(tǒng)需通過電源器件TPS70358將電壓轉換為3．3 V和2．5 V，為系統(tǒng)各器件提供電源。TPS70358是新一代的集成穩(wěn)壓器，是一個自耗很低的微型片上系統(tǒng)，具有極低的自有噪音和較高的電源紋波抑制性能，因此，該器件適用于一塊電路板或一片重要器件(如FPGA、DSP)供電的電壓轉換。
2．1．2 現(xiàn)場可編程門陣列(FPGA)XC2S50
    該系統(tǒng)采用XC2S50型FPGA控制各個接口，該器件是xilinx公司生產的Sparran II系列高性能現(xiàn)場可編程門陣列(FPGA)，具有如下特點：內置標準JTAG接口，支持3．3 V在系統(tǒng)可編程(ISP)；3．3 V電源，集成密度為50 000個可用門；引腳到引腳的延時7．5 ns，系統(tǒng)頻率高達200 MHz。采用單片F(xiàn)PGA實現(xiàn)邏輯控制功能簡化電路設計，提高系統(tǒng)可靠性。且XC2S50系統(tǒng)可編程，只需將一根下載電纜連接到目標板上，就可多次重復編程，方便電路調試。
2．1．3 USB 2．0控制器CY7C68013
    CY7C68013是Cypress公司生產的一款USB 2．0控制器，該器件具有運算速度快、功耗小和性價比高等特點。時鐘周期高達40 MHz，每執(zhí)行1條指令需4個時鐘周期；其內部集成有USB接口，I2C總線接口等，該系統(tǒng)設計實際數據傳輸速度高達10 MHz。
2．2 電路設計思路
    圖1為系統(tǒng)硬件結構框圖，計算機通過USB接口控制可編程邏輯器件FPGA實現(xiàn)對Flash存儲器的塊擦除、頁編程、讀數據等操作。

    塊擦除操作時，計算機通過USB接口向FPGA發(fā)送指令，F(xiàn)PGA接收到指令后對Flash存儲器進行塊擦除操作，并將狀態(tài)返回計算機；頁編程操作時， FPGA接收計算機并行接口發(fā)送的指令，立即對Flash存儲器進行頁編程操作，先寫命令，再寫要編程的地址，然后將數據發(fā)送到Flash存儲器中；讀取數據操作時，F(xiàn)PGA首先接收計算機發(fā)出的指令，然后對Flash存儲器進行讀取數據操作，先寫命令，再寫要讀取的地址，然后開始輸出數據，并將狀態(tài)返回計算機并行接口。

3 系統(tǒng)軟件設計
3．1 FPGA對Flash的讀、寫、擦除操作
    FPGA執(zhí)行對Flash的讀、寫、擦除操作是利用VHDL語言的狀態(tài)機實現(xiàn)的。狀態(tài)機控制Flash的時序電路簡單易行，邏輯關系一目了然。XC2S50接收到CY7C68013傳來的擦除控制命令，立即執(zhí)行擦除操作。按照時序，首先寫入自動塊擦除設置命令60H，之后依次寫入2個行地址和1個列地址進行尋址，而后寫入擦除命令D0H開始執(zhí)行擦除操作。
    讀操作較為復雜，需要XC2S50和CY7C68013協(xié)同工作。這里只給出讀信號的操作過程。先寫人讀設置命令00H，因為讀一次執(zhí)行一頁，所以地址的寫入是2個行地址和3個列地址，之后寫入讀命令，在等待rb變高后就可發(fā)送re信號將數據從Flash讀出。寫操作過程與讀操作類似，但寫操作完全由 XC2S50控制，寫完命令、地址后，開始寫入數據，直到寫滿2 KB數據，最后輸入頁編程命令。需要注意每寫完2 KB數據，F(xiàn)lash返回的狀態(tài)信號rb所等待的時間較長，大約是140μs。圖2為頁編程的流程。

3．2 CY7C68013控制邏輯及固件程序設計
    CY7C68013主要完成兩部分工作，一是實現(xiàn)對擦除的控制開關命令，即上位機通過USB接口發(fā)送擦除命令，CY7C68013接收到這個命令后，會發(fā)送一個約為200 ms低脈沖通知FPGA啟動擦除操作；二是通過與FPGA配合，完成從Flash通過CY7C68013的GPIF接口讀入上位機的任務。 CY7C68013所用到的I／O包括控制線USBCTR1，狀態(tài)線US-BS0，讀信號線USBRD及8條數據線。
    讀數時，首先由單片機發(fā)出讀數開始命令USBCTR1，F(xiàn)PGA接收到該命令后開始初始化，包括寫入讀數設置命令、地址及讀數命令，等待rb變高， USBS0置低，當單片機檢測到USBS0變低后，開始給出一系列脈沖GPIF(USBRD)，將2 KB數據依次讀出。與此同時，F(xiàn)PGA在等待幾百納秒后將USBS0置高，單片機在判斷USBS0變高后也將USBCTR1拉高，為下一頁讀數做準備。讀數時序如圖3所示。

    按照上述控制邏輯關系編寫CY7C68013的同件程序。CY7C68013有3種可用接口模式：端口、GPIF主控和從FI-FO?！癎PIF主控”接口模式使用PORTB和PORTD構成通向4個FX2端點FIFO(EP2、EP4、EP6和EP8)的16位數據接口。GPIF作為內部的主控制器與 FIFO直接相連．具有6個可編程控制輸出信號(CTR0～CTR5)和6個通用準備就緒輸入信號(RDY0~RDY5)，用戶可通過編程設置控制信號的輸出狀態(tài)，即器件在接收到何種就緒信號后執(zhí)行相應操作，GPIF控制代碼存放于器件內部RAM的波形描述器中。從該系統(tǒng)需求出發(fā)，將CY7C68013設為FIFO Read模式，使GPIF中的Slave FIFO與USB通信中端點緩沖直接建立連接，數據傳送無需CPU參與。

    固件程序代碼設計主要是根據系統(tǒng)需求設計相應的程序框架圖，再調用同件函數庫 (Ezusb．lib)的函數進行編程，初始化并重新列舉端點，然后在任務處理器中設定任務，在Keil C51環(huán)境中編譯代碼。編譯通過后，將同件代碼下載到USB單片機中，即可實現(xiàn)GPIF多字節(jié)讀操作。

4 系統(tǒng)可靠性驗證
    為驗證系統(tǒng)可靠性，在數據輸入端循環(huán)輸入00~0F遞增數據，通過上位機讀出、寫入Flash中的數據，圖4為試驗數據。通過讀出的數據驗證了該系統(tǒng)數據存儲及回讀的正確性、可靠性。

5 結束語
    采用FPGA對Flash進行讀、寫、擦除操作，利用狀態(tài)機分時控制3種操作，簡化程序設計，簡單修改地址將Flash的容量從32 MB增加到1 GB，提高了系統(tǒng)的可移植性、可擴展性和通用性，便于維護設備，有利于產品的優(yōu)化和改進，縮短了開發(fā)周期。采用USB單片機與PC機建立通信連接，與現(xiàn)有設備很好兼容，數據讀取速度可達1O MB／s，可方便、快捷地讀取數據。通過多次驗證，該系統(tǒng)工作穩(wěn)定、可靠。