基于FPGA的PCI總線接口設(shè)計

摘 要 ：PCI是一種高性能的局部總線規(guī)范，可實現(xiàn)各種功能標(biāo)準(zhǔn)的PCI總線卡。本文簡要介紹了PCI總線的特點、信號與命令，提出了一種利用高速FPGA實現(xiàn)PCI總線接口的設(shè)計方案。

關(guān)鍵詞 ：PCI總線；信號；命令；協(xié)議

   在現(xiàn)代數(shù)據(jù)采集及處理系統(tǒng)中，ISA、EISA、MCA等擴展總線已無法適應(yīng)高速數(shù)據(jù)傳輸?shù)囊?，而PCI局部總線以其優(yōu)異性價比和適應(yīng)性成為大多數(shù)系統(tǒng)的主流總線。

PCI總線特點

--- PCI總線寬度32位，可升級到64位；最高工作頻率33MHz，支持猝發(fā)工作方式，使傳輸速度更高；低隨機訪問延遲(對從總線上的主控寄存器到從屬寄存器的寫訪問延遲為60ns)；處理器/內(nèi)存子系統(tǒng)能力完全一致；隱含的中央仲裁器；多路復(fù)用體系結(jié)構(gòu)減少了管腳數(shù)和PCI部件；給于ISA、EISA、MAC系統(tǒng)的PCI擴展板，減少了用戶的開發(fā)成本；對PCI擴展卡及元件能夠自動配置，實現(xiàn)設(shè)備的即插即用；處理器獨立，不依賴任何CPU，支持多種處理器及將來更高性能的處理器；支持64位地址；多主控制允許任何PCI主設(shè)備和從設(shè)備之間進行點對點訪問；PCI提供數(shù)據(jù)和地址的奇偶校驗功能，保證了數(shù)據(jù)的完整性和準(zhǔn)確性。

PCI接口開發(fā)現(xiàn)狀

--- 目前開發(fā)PCI接口大體有兩種方式，一是使用專用的PCI接口芯片，可以實現(xiàn)完整的PCI主控模塊和目標(biāo)模塊接口功能，將復(fù)雜的PCI總線接口轉(zhuǎn)換為相對簡單的用戶接口。用戶只要設(shè)計轉(zhuǎn)換后的總線接口即可，縮短了開發(fā)周期，缺點是用戶可能只用到部分PCI接口功能，這樣造成了一定的邏輯資源浪費，也缺乏靈活性，很可能增加板上的組件，導(dǎo)致產(chǎn)品成本的增加和可靠性的降低。二是使用可編程器件，采用FPGA的優(yōu)點在于其靈活的可編程性，首先PCI接口可以依據(jù)插卡功能進行最優(yōu)化，而不必實現(xiàn)所有的PCI功能，這樣可以節(jié)約系統(tǒng)的邏輯資源。而且，用戶可以將PCI插卡上的其他用戶邏輯與PCI接口邏輯集成在一個芯片上，實現(xiàn)緊湊的系統(tǒng)設(shè)計。當(dāng)系統(tǒng)升級時，只需對可編程器件重新進行邏輯設(shè)計，而無需更新PCB版圖?，F(xiàn)在已經(jīng)有越來越多的用戶使用可編程器件如FPGA、CPLD等進行PCI設(shè)備的開發(fā)。

--- 本文所論述的PCI接口控制器是作為一個轉(zhuǎn)換接口工作于PCI總線與用戶設(shè)備之間，也可以認(rèn)為其主要功能是起一個橋梁作用，完成用戶設(shè)備與PCI總線間的信息傳送。

PCI接口設(shè)計

--- 在PCI板卡的設(shè)計中，核心設(shè)計有時序控制和配置空間兩部分。時序控制保證了板卡能按正常的PCI時序工作，配置空間部分保證了板卡的即插即用功能。在進行FPGA設(shè)計時本設(shè)計使用的軟件是Altera的MAX+PLUSII，開發(fā)芯片是EPF10K20RC240-3。

● PCI接口配置空間的實現(xiàn)

--- PCI總線定義了3種物理地址空間，分別是存儲器地址空間、I/O地址空間和配置地址空間。
--- 配置空間是PCI所特有的一種空間，其目的在于提供一套適當(dāng)?shù)呐渲么胧?，使之滿足現(xiàn)行的和可預(yù)見的系統(tǒng)配置機構(gòu)。配置空間是一長度為256字節(jié)并且有特定記錄結(jié)構(gòu)的地址空間，可以在系統(tǒng)自舉時訪問，也可在其他時間訪問。該空間分為首部區(qū)和設(shè)備有關(guān)區(qū)兩部分，設(shè)備在每個區(qū)中只須實現(xiàn)必要的和與之相關(guān)的寄存器。配置空間的基地址寄存器提供了一種為設(shè)備指定存儲空間或I/O空間的機制。操作系統(tǒng)在啟動的時候要判斷系統(tǒng)中有多少存儲器、系統(tǒng)中的I/O設(shè)備需要多少地址空間，然后根據(jù)得到的結(jié)果，自動配置系統(tǒng)的存儲空間和I/O空間，實現(xiàn)設(shè)備無關(guān)管理。在本設(shè)計中，那些只讀的配置寄存器通過硬件連線到相應(yīng)的值，因而不占用宏單元。通過配置寄存器，配置軟件可了解目標(biāo)設(shè)備的存在、功能及配置要求。

--- (1)廠商ID：此16位的只讀寄存器定義了設(shè)備的生產(chǎn)廠商，可以使用MACH芯片最初的生產(chǎn)廠商－AMD公司的ID值1022。
--- (2)設(shè)備ID：該值由生產(chǎn)廠商分配以識別其產(chǎn)品，可為除00000000H和0FFFFFFFFH中的任意值。
--- (3)命令寄存器：此寄存器控制了設(shè)備響應(yīng)PCI訪問的能力。位1、6、8在本設(shè)計中被實現(xiàn)。本設(shè)計要求實現(xiàn)對存儲空間的訪問，位1設(shè)置為1，則設(shè)備響應(yīng)PCI對存儲器訪問；位6控制了設(shè)備對奇偶校驗錯誤的響應(yīng)；當(dāng)位8被設(shè)置為1時，設(shè)備能夠驅(qū)動SERR線，0則禁止設(shè)備的SERR輸出驅(qū)動器。在這里當(dāng)系統(tǒng)復(fù)位后，位1、6、8被設(shè)置為0。
--- (4)狀態(tài)寄存器：此寄存器記錄了PCI相關(guān)事件的信息。在本系統(tǒng)中，位9、10、11、14、15被設(shè)計實現(xiàn)。位10∶9為設(shè)備選擇(DEVSEL#)定時，00B為慢速，01B為中速，10B為快速，11B保留。本設(shè)計這兩位被硬件連線為01B。當(dāng)目標(biāo)設(shè)備失敗時，位11被設(shè)置為1，當(dāng)發(fā)生系統(tǒng)錯誤時位14置1，發(fā)生奇偶校驗錯誤時位15置1。
--- (5)基地址寄存器：該寄存器用來映射設(shè)備的存儲器地址空間，與設(shè)備地址空間大小相應(yīng)的低位被強制為0，因此在配置寫交易中，配置軟件通過對這個寄存器的所有位寫1，然后再讀出該寄存器的值來決定設(shè)備存儲器所占用的地址范圍。位0用來定義設(shè)備是存儲器映射還是I/O映射，在本設(shè)計中，位0被設(shè)為低以表明目標(biāo)設(shè)備為存儲器映射的。
如需要256字節(jié)的存儲空間，配置軟件寫入0FFFFFFFFH，本設(shè)備送出0FFFFFF00H，而配置軟件再次寫入基地址寄存器的值與本設(shè)備的0FFFFFF00H相與的結(jié)果就是基地址值，如配置軟件再次寫入0CD000000H則基地址值為0CD000000H。
--- (6)類代碼寄存器：這個24位的只讀寄存器用來說明設(shè)備的基本功能和它的可編程接口。這里，此寄存器被強制為018000H，即設(shè)備為大容量存儲控制器。
--- (7)首部類型寄存器：這個只讀寄存器的位0～6定義了首部格式，位7說明了設(shè)備為單功能還是多功能。首部類型1為PCI-PCI橋定義，首部類型2則用于PCI CardBus橋。在本設(shè)計中寄存器被強制為0來顯示其為單功能設(shè)備且首部類型為0。

● 時序控制

--- 在時序控制程序中采用狀態(tài)機模型來實現(xiàn)不同時序的轉(zhuǎn)換。各種命令、數(shù)據(jù)交換、控制均在狀態(tài)機的管理下進行工作。PCI總線上的信號是并行工作的，因此，對應(yīng)每個狀態(tài)必須明確其執(zhí)行的任務(wù)。這些任務(wù)要用VHDL的進程語句來描述所發(fā)生的事件。本設(shè)計中的狀態(tài)機共使用了6種狀態(tài)，它以從設(shè)備響應(yīng)狀況為依據(jù)，主要以DEVSEL#信號和TRDY#信號的狀況為依據(jù)。狀態(tài)機如圖1所示，分別對應(yīng)空閑狀態(tài)(此狀態(tài)DEVSEL#、TRDY#和STOP#以及其他輸出信號為高阻態(tài))；準(zhǔn)備狀態(tài)、DEVSEL#和TRDY#均為高電平狀態(tài)，DEVSEL#為低電平且TRDY#為高電平狀態(tài)，DEVSEL#和TRDY#均為低電平狀態(tài)；操作結(jié)束狀態(tài)(此狀態(tài)使DEVSEL#、TRDY#和STOP#維持一個周期高電平)。本系統(tǒng)接到復(fù)位信號后對系統(tǒng)進行復(fù)位，然后轉(zhuǎn)入空閑狀態(tài)，在空閑狀態(tài)中采樣總線，并根據(jù)總線的變化來決定下一個時鐘上升沿后狀態(tài)機轉(zhuǎn)入何種狀態(tài)，這些時序和程序中用到的信號都是基本且必須的，在進行開發(fā)時可以根據(jù)需要增添必要的狀態(tài)和信號，VHDL對狀態(tài)機的描述如下。

--- type pci_state is (Idle, Ready, DevTrdyHi, DevLoTrdyHi, DevTrdyLo, OprOver);
signal c_state :pci_state;
--- Idle為空閑狀態(tài)；Ready為準(zhǔn)備狀態(tài)；DevTrdyHi表示DEVSEL#和TRDY#均為高電平狀態(tài)；DevLoTrdyHi表示DEVSEL#為低電平且TRDY#為高電平狀態(tài)；DevTrdyLo表示DEVSEL#和TRDY#均為低電平狀態(tài)；OprOverr表示操作結(jié)束狀態(tài)。
程序如下。

process(pci_rst,pci_clk)
begin
if pci_rst = '0' then
c_state <= Idle;
elsif pci_clk'event and pci_clk='1' then
case c_state is
when Idle=>
if pci_frame_l='1' and pci_irdy_l='1' then
c_state <= Idle;
elsif pci_frame_l='0' then
c_state <= Ready;
else
c_state <= c_state;
end if;
when Ready=>
if pci_frame_l='1' and pci_irdy_l='1' then
c_state <= OprOver;
else
c_state <= DevTrdyHi;
end if;
when DevTrdyHi=>
if pci_frame_l='1' and pci_irdy_l='1' then
c_state <= OprOver;
else
c_state <= DevLoTrdyHi;
end if;
when DevLoTrdyHi=>
if pci_frame_l='1' and pci_irdy_l='1' then
c_state <= OprOver;
else
c_state <= DevTrdyLo;
end if;
when DevTrdyLo=>
if pci_frame_l='1' and pci_irdy_l='1' then
c_state <= OprOver;
elsif pci_frame_l='1' and pci_irdy_l='0' and trdy_l='0' then
c_state <= OprOver;
else
c_state <= c_state;
end if;
when OprOver=>
c_state <= Idle;
when others=>
c_state <= Idle;
end case;
end if;
end process;

--- 下一步應(yīng)列出每個狀態(tài)所對應(yīng)的并發(fā)事件，寫出相關(guān)的進程。進程語句是一個并行語句，它定義進程被激活時將要執(zhí)行的特定行為。例如，在Ready狀態(tài)時，就要判斷從主設(shè)備方發(fā)來的地址信息是否與從設(shè)備地址相同，因此要寫出地址比較進程。
--- address_compare：process(pci_rst，pci_clk)，主要內(nèi)容是對地址譯碼，判斷地址是否在從設(shè)備空間，如果在此空間則可做下一步動作，否則不做其他動作。

--- 從以上分析過程可以得到整個設(shè)計思路如下：在時鐘的上升沿采樣FRAME#、地址和命令，如果FRAME#有效則譯碼地址和命令，如果總線命令為011x，并且總線上的地址在目標(biāo)地址范圍內(nèi)，表明這是對本設(shè)備的存儲器操作；或者總線命令為101x，且IDSEL信號有效，表明這是對本設(shè)備配置空間的操作。在這兩種情況下，根據(jù)總線命令的最后一位確定是讀操作還是寫操作，有效DEVSEL#和TRDY#信號，開始數(shù)據(jù)傳輸；并在傳輸過程中采樣FRAME#和IRDY#信號，確認(rèn)最后一個數(shù)據(jù)周期，無效DEVSEL#和TRDY#信號，結(jié)束數(shù)據(jù)傳輸。
--- 通過以上設(shè)計，在MAX+PLUSII環(huán)境下的其中一組模擬結(jié)果如圖2所示。

結(jié)束語

本文給出了在PCI總線上利用FPGA技術(shù)設(shè)計PCI總線接口的設(shè)計方案。利用這項技術(shù)可以將自己的的算法技術(shù)和一些軟件做成硬件，固化到卡上，這樣既提高了運行速度，也可以保護知識產(chǎn)權(quán)。