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[導(dǎo)讀] 在LMS算法進行變步長處理的基礎(chǔ)上,結(jié)合馳豫超前流水線技術(shù)和時序重構(gòu)技術(shù)提出了創(chuàng)新結(jié)構(gòu)和改進算法,在FPGA的仿真綜合環(huán)境中設(shè)計實現(xiàn)了該高速自適應(yīng)濾波器,并且在Altera DE2-70開發(fā)板上進行了板級測試。

現(xiàn)代通信信號處理發(fā)展到3G、4G時代后,每秒上百兆比特處理速度的要求對于自適應(yīng)處理技術(shù)是一個極大的挑戰(zhàn)。使用具有高度并行結(jié)構(gòu)的FPGA實現(xiàn)自適應(yīng)算法以及完成相應(yīng)的調(diào)整和優(yōu)化,相比于在DSP芯片上的算法實現(xiàn)可以達到更高的運行速度。本文分析了自適應(yīng)LMS算法及其在FPGA上的實現(xiàn),并進行算法結(jié)構(gòu)的改進優(yōu)化,利用DSP Builder在Altera DE2-70平臺的FPGA芯片上實現(xiàn)相應(yīng)自適應(yīng)算法并下載到目標(biāo)板上進行板級測試。
1 自適應(yīng)LMS算法[1-2]
    自適應(yīng)濾波器的特點在于濾波器參數(shù)可以自動地根據(jù)某種準(zhǔn)則調(diào)整到相應(yīng)的最優(yōu)濾波情況。其基本框圖如圖1所示。

 圖中,X(n)為輸入信號,y(n)為濾波信號,d(n)為期望信號,e(n)為誤差信號,用來調(diào)整自適應(yīng)濾波權(quán)系數(shù)。自適應(yīng)濾波函數(shù)H(z)的濾波參系數(shù)是通過一定的自適應(yīng)算法,根據(jù)誤差信號e(n)進行自動調(diào)整,目的是使得誤差e(n)的模值越來越小。
    自適應(yīng)LMS算法表述如下:
    
2 算法的仿真和FPGA實現(xiàn)
    本設(shè)計使用的工具DSP Builder是Altera公司推出的基于Altera FPGA芯片的系統(tǒng)級(算法級)設(shè)計工具,它架構(gòu)在多個軟件工具之上,并把系統(tǒng)級和RTL級兩個設(shè)計領(lǐng)域的設(shè)計工具連接起來,最大程度地發(fā)揮了兩種工具的優(yōu)勢[3]。它依賴于Matlab/Simulink進行建模和仿真,可以把建模設(shè)計文件轉(zhuǎn)換為硬件描述語言文件。
    考慮橫向LMS算法的FPGA實現(xiàn)時,有兩種拓?fù)浣Y(jié)構(gòu)可以選擇。一種是直接型FIR結(jié)構(gòu),另一種是轉(zhuǎn)置型FIR結(jié)構(gòu)。從算法效果上來說,這兩種結(jié)構(gòu)是一致的,但是轉(zhuǎn)置型結(jié)構(gòu)的濾波部分的關(guān)鍵路徑會更短,能夠綜合出更高主頻的電路[4]。故在Simulink中利用DSP Builder采用轉(zhuǎn)置型LMS結(jié)構(gòu)(Transpose Form-LMS)進行建模,模型參數(shù)為8階16位定點格式。
    對于收斂步長因子的選取采用二進制移位的方式,只改變數(shù)據(jù)的連線,不會增加系統(tǒng)資源消耗和計算時間消耗。這里將迭代處理部分左移動10位,即收斂步長因子為2-10,約為0.001。Simulink中,仿真信號為模值等于1的正弦波疊加方差為0.01的高斯白噪聲,建立自適應(yīng)噪聲對消模型,濾波情況如圖2所示。

 

 

    利用Signal Compiler工具將模型轉(zhuǎn)換成硬件描述語言。用Quartus對轉(zhuǎn)換后的HDL進行綜合、布線布局,得到52.02 MHz(19.223 ns)的系統(tǒng)頻率表現(xiàn)。對EP2C70-F896C6芯片上單個乘法器進行測試,得到一個乘法運算需要的時間滯后為13.8 ns??紤]上面的LMS算法,一次迭代過程至少消耗28 ns以上的時間。這說明,該LMS系統(tǒng)只能運行在35.7 MHz(28 ns)以下。如果頻率超過35.7 MHz,雖不會造成器件時序違規(guī),但在運行時序上就不會滿足標(biāo)準(zhǔn)LMS算法。
3 算法的改進和FPGA實現(xiàn)
3.1 馳豫超前流水線優(yōu)化

    通過馳豫超前流水線技術(shù)改進的TFLMS算法稱為TFDLMS(TF-Delay-LMS)算法,改進的算法結(jié)構(gòu)如下[4]:
  
    改進結(jié)構(gòu)的特點是,在式(6)權(quán)系數(shù)更新中,誤差與輸入都不使用當(dāng)前時刻的數(shù)據(jù),而是采用過去的數(shù)據(jù)來馳豫近似計算。式(5)和式(6)在這種情況下可以同時進行流水計算,斬斷了原先串行的關(guān)鍵路徑,提高了效率。對馳豫寄存器m的個數(shù)需要合理的選取,若m太大,則對原系統(tǒng)影響較大;若太小則不易后續(xù)時序重構(gòu)的優(yōu)化,這里取m=4進行Matlab仿真。仿真結(jié)果如圖3所示。

    如圖3所示,TFDLMS算法在收斂初期由于誤差e隨著濾波的進行改變一般比較大,所以在收斂過程中的性能會稍次于TFLMS算法。在穩(wěn)態(tài)的時候,由于誤差e在此刻一般比較小,所以近似手段對穩(wěn)態(tài)的影響會比較小??紤]到改進后TFDLMS的高度并行的處理結(jié)構(gòu),在收斂以及穩(wěn)態(tài)表現(xiàn)上的微小影響的代價是值得的。
    在Simulink中建模,將TFDLMS模型轉(zhuǎn)換為HDL,在Quartus中綜合布線布局,得到122.79 MHz的頻率表現(xiàn)。由于TFDLMS采用馳豫流水計算,已經(jīng)是近似計算,因此無需考慮標(biāo)準(zhǔn)LMS算法的嚴(yán)格串行計算時間問題,此時的系統(tǒng)工作頻率可以認(rèn)為是采樣吞吐頻率。顯然,改進后的算法結(jié)構(gòu)系統(tǒng)吞吐頻率有很大的提高。
3.2 時序重構(gòu)優(yōu)化
    時序重構(gòu)又稱重定時(Retiming),是一種在保持系統(tǒng)功能不變的前提下改變系統(tǒng)延遲數(shù)目和分布的方法[5]。時序重構(gòu)的映射等式定義為:
    

    由于重構(gòu)后每個信號路徑上都沒有負(fù)延時情況,根據(jù)時序重構(gòu)原理的性質(zhì),這個重構(gòu)映射是合理的、穩(wěn)定的[5]??梢钥吹?,合理地選取映射規(guī)則對電路進行時序重構(gòu),可以斬斷關(guān)鍵路徑,提高系統(tǒng)運行速度。這里,重構(gòu)后的關(guān)鍵路徑為一個處理單位。
    對重構(gòu)后的算法進行建模、綜合、布線布局,得到182.15 MHz的頻率表現(xiàn)力。顯然,重構(gòu)后的TFRDLMS算法結(jié)構(gòu)的運行頻率較于以往有很大的提升。
3.3 變步長優(yōu)化
    前面的設(shè)計都是采用固定步長來處理迭代信號。如果采用變步長來處理,在收斂初期誤差e較大時采用較大的步長,則可以加快收斂速度;而在穩(wěn)態(tài)時誤差e很小時采用較小步長,則可以降低穩(wěn)態(tài)失調(diào)??紤]到常用的功率歸一化變步長方式的計算復(fù)雜度問題,本設(shè)計選用簡單的邏輯判斷移位來進行變步長操作。
    DSP Builder中提供了嵌入外部設(shè)計的HDL模塊的功能。用Verilog在外部寫好關(guān)于邏輯判斷移位的HDL,導(dǎo)入HDLImport模塊。對變步長的TFRDLMS模型進行仿真,固定步長TFRDLMS算法進行對比,結(jié)果如圖5所示。

    變步長算法適當(dāng)?shù)卣{(diào)整了收斂速度與穩(wěn)態(tài)誤差的矛盾,它的收斂速度要快于固定步長的模型,而且穩(wěn)態(tài)特性也不會因此變差。改變后得到的系統(tǒng)最高頻率為182.78 MHz。顯然,加入這種簡單的邏輯判斷變步長模塊,并沒有對電路的關(guān)鍵路徑造成影響。表1為以上設(shè)計過程的綜合結(jié)果。

3.4 板級測試
    SignalTap是Quartus軟件中的在線嵌入式邏輯分析儀模塊,利用它可以方便地測試設(shè)計結(jié)果的實時邏輯時序功能。利用DDS技術(shù)在FPGA中設(shè)計一個正弦波發(fā)生器模塊以及噪聲發(fā)生器模塊作為測試信號出入。在Quartus中建立一個測試工程,利用芯片內(nèi)部的PLL生成測試運行的頻率和SignalTap采樣頻率。SignalTap邏輯分析儀采樣頻率使用最高的250 MHz,將測試頻率設(shè)為125 MHz,并在工程中加入測試總模塊(DDS信號+變步長TFRDLMS)。綜合布線布局后下載到DE2-70上,用SignalTap觀測信號如圖6所示。實驗結(jié)果表明,設(shè)計的電路可以穩(wěn)定地運行在百兆以上,滿足高速自適應(yīng)運用的需求。

    FPGA以其高效的硬件特性在信號處理方面有著越來越多的應(yīng)用。本文提出的一種變步長的TFRDLMS算法結(jié)構(gòu)的改進方法,并以自適應(yīng)噪聲對消為模型進行算法仿真。仿真結(jié)果表明改進算法結(jié)構(gòu)相比較改進前的算法在濾波性能上只有少許下降,但是卻能夠很好地在信號流圖上切割關(guān)鍵路徑以利于流水實現(xiàn)。最后以8階16位定點格式為背景參數(shù)對變步長TFRDLMS算法進行FPGA建模實現(xiàn)并進行板級功能測試。實驗結(jié)果表明,改進算法結(jié)構(gòu)可以很好地應(yīng)用于高速自適應(yīng)信號處理的場合。
參考文獻
[1] 丁玉美,闊永紅,高新波.數(shù)字信號處理-離散隨機信號處理[M].西安:西安電子科技大學(xué)出版社,2002.
[2] HAYKIN S.Adaptive filter theory[M].4th ed.NJ:Prentice Hall,2002.
[3] 潘松,黃繼業(yè),王國棟.現(xiàn)代DSP技術(shù)[M].西安:西安電子科技大學(xué)出版社,2003.
[4] YI Y,WOODS R,TING L K,et al.High speed FPGA-based implementation of delayed-LMS filters[J].Netherland:Journal of VLSI Signal Processing,2005(39):113-131.
[5] PARHI K K.VLSI數(shù)字信號處理系統(tǒng)-設(shè)計與實現(xiàn)[M]. 陳弘毅,白國強,吳行軍,等譯.北京:機械工業(yè)出版社,2004.

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