3D芯片堆疊技術現(xiàn)狀

盡管最近幾年以TSV穿硅互聯(lián)為代表的3D芯片技術在各媒體上的出鏡率極高，但許多人都懷疑這種技術到底有沒有可能付諸實用，而且這項技術的實際發(fā)展速度也相對緩慢，目前很大程度上仍停留在“紙上談兵”的階段。不過，許多芯片制造商仍在竭力推進基于TSV的3D芯片技術的發(fā)展并為其投入研發(fā)資金，這些廠商包括IBM,Intel，三星，東芝等等，3D芯片技術的優(yōu)勢在于可以在不需要改變現(xiàn)有產品制程的基礎上增加產品的集成度，從而提高單位芯片面積內的晶體管數(shù)量。

　　在最近舉辦的GSA存儲大會上，芯片制造業(yè)的四大聯(lián)盟組織-IMEC, ITRI, Sematech以及SEMI都展示了他們各自在基于TSV的3D芯片技術方面的最新進展。

　　SEMI聯(lián)盟組織旗下的一個3D芯片技術工作組本周召開了第一次聯(lián)合會議，會上他們草擬出了一套TSV技術用晶圓坯以及制造用設備的標準。SEMI聯(lián)盟組織旗下共有三個與3D芯片技術有關的工作組，而且他們目前還在組織第四個與之有關的工作組，這個新成立的工作組將由芯片生產用設備制造行業(yè)的老大應用材料公司領銜。

　　而另外一個工業(yè)聯(lián)盟組織Sematech也在積極拓展自己的3D芯片研發(fā)計劃。令人稍感意外的是，Analog Devices最近也宣布加入了由Sematech組織的“3D芯片設計啟動中心”組織，目前該組織的成員有Altera, LSI, 安森美半導體以及高通等幾家。

　　3D堆疊技術的誘因：

　　另外一些組織和公司也都在積極開發(fā)基于TSV的3D芯片技術。究其原因，是因為許多芯片廠商都擔心將來繼續(xù)縮減制程尺寸時，所花費的成本將難以承受，甚至不久的將來可能會被迫停止芯片制程縮減方面的研發(fā)。

　　所有這些行動表明，除了向二維方向縮減制程尺寸之外，業(yè)界也在積極考慮向三維TSV芯片堆疊方向發(fā)展的方案。多年以來，芯片制造商一直在談論基于TSV的3D芯片堆疊技術，不過除了在CMOS圖像傳感器領域有推出過采用類似技術的產品之外，這項技術還遠遠沒有進入主流范疇，導致這種現(xiàn)象的原因則是研發(fā)成本高，缺乏標準等因素。

　　2.5D與3D芯片堆疊技術：

　　2.5D芯片堆疊結構

　　理論上說，3D芯片堆疊技術的實現(xiàn)可分兩步走，第一階段是先采用借助硅中間互連層的2.5D技術，這種技術中雖然也有使用TSV技術，但如上圖所示，功能芯片(chip1/2)中并沒有制出TSV結構，而是把TSV結構設置在專門的襯底中，功能芯片通過microbump與中間互連層(interposer)連接，再通過一層TSV襯底連接到3D芯片封裝用襯底上;而第二階段則會將TSV結構直接植入功能芯片之中。

　　而現(xiàn)在，多家組織已經(jīng)組建了許多新的，面向主流應用的3D芯片堆疊項目組。舉例而言，Semtech組織便正在與IBM公司進行這方面的合作，這個項目的目標是將模數(shù)轉換器芯片與DSP芯片利用TSV 3D堆疊技術連接在一起，這兩種芯片將通過一層中間互聯(lián)層(interposer)連接在一起，該互連層的峰值帶寬可超過1.3Tbps.

　　3DIC技術在內存領域的應用熱點：Wide I/O

　　另外，以Hynix，三星等為首的組織則在積極推廣可將TSV 3D堆疊技術帶入主流應用領域的另外一項計劃，即Wide I/O內存接口技術，這項技術面向手機，平板電腦等相關產品。

　　三星的Wide I/O內存芯片內部結構

　　JEDEC組織目前還在審核Wide I/O內存接口技術標準，這種內存接口的位寬達512bit，可以增大內存芯片與邏輯芯片之間的數(shù)據(jù)傳輸帶寬，其峰值傳輸率可達12.8GB/s，帶寬要比常規(guī)的LP DDR2接口高出了3倍之多。

　　LPDDR2是目前移動設備用內存的主流接口標準。而Wide I/O則是三星等廠商計劃用于取代LPDDR2的接口標準，Wide I/O計劃將分兩個階段實現(xiàn)，第一階段的Wide I/O將實現(xiàn)將4塊內存芯片通過TSV技術實現(xiàn)互聯(lián)，組建高位寬4通道芯片，然后再利用TSV技術將這種高位寬4通道芯片堆疊在一起。高位寬4通道芯片內部的四塊芯片采用微凸焊(microbump或稱μ-bump)互聯(lián)的方法實現(xiàn)相互連接。據(jù)預測，采用這種技術的產品有望在2014/2015年間出現(xiàn)，不過也有人認為這項技術實用化可能需要更多的時間。

　　Rambus公司高級副總裁兼半導體業(yè)務部門的總經(jīng)理Sharon Holt則認為，由于這項技術十分復雜加上高額的研發(fā)成本，因此基于TSV的Wide I/O接口技術可能要再過“5-10年”才有望實用化。同時他還認為業(yè)界不太可能直接從現(xiàn)有的LPDDR2標準轉換到Wide I/O標準，因為從時間上看，LPDDR2技術去年便已經(jīng)有實際的產品問世，而Wide I/O技術現(xiàn)在看則仍是八字還沒一撇。

　　這樣，LPDDR2和Wide I/O之間便會出現(xiàn)一個空檔期。而Rambus則正好可以見縫插針地推廣其移動內存用XDR接口標準。

　　在這次GSA大會上，Holt還表示移動用內存標準與PC用內存標準終將實現(xiàn)一統(tǒng)，也就是說目前移動設備上使用的LPDDR2技術有可能被PC內存用上，他并稱其為“統(tǒng)一內存系統(tǒng)”。

　　不過其它廠商則看法不同。比如三星公司的高管Jim Elliott雖然同意“統(tǒng)一內存系統(tǒng)”的提法，但他認為促成內存標準一統(tǒng)的技術將是基于TSV的Wide I/O技術。
3D IC行規(guī)制定現(xiàn)狀：

　　不過TSV技術面臨的主要問題之一是缺乏業(yè)內標準。去年12月份，SEMI聯(lián)盟組織開始在這方面有所行動，他們成立了一個三維堆疊集成電路標準委員會(Three-Dimensional Stacked Integrated Circuits (3DS-IC) Standards Committee)。

　　為了廣泛獲取業(yè)界的支持，并確定需要進行標準化的項目。SEMI組織正與Sematch展開合作，合作的內容是確定未來一段時間內3D芯片堆疊技術的應用方向。Sematech組織的成員眾多，包括Globalfoundries, 惠普, IBM, Intel, 三星以及聯(lián)電等，其它支持該3DS-IC標準項目的公司還有Amkor, ASE, IMEC, ITRI, Olympus, 高通, Semilab, 東電電子以及賽靈思.

　　該三維堆疊集成電路標準委員會成立的初期將包含三個工作組：

　　1-晶圓對鍵合(Bonded Wafer Pair (BWP) )工作組：這個工作組的任務是為BMP有關的技術訂立標準，工作組將以剛剛成文的SEMI M1標準(代號M1的標準的主要內容是為拋光處理后單晶硅晶圓片的尺寸，物理性能以及量測方法進行新的規(guī)定，以便為TSV技術打下基礎)為起點開展工作，該工作組的領軍人將是Sematech聯(lián)盟;

　　2-量檢驗工作組：顧名思義，該工作組的目標是為3DS-IC項目制定必要的量測技術標準，這個工作組由Semilab牽頭負責;

　　3-薄化載體晶圓工作組：載體晶圓的作用是作為3D堆疊芯片的襯底，工作組的目標是為薄化載體晶圓制定適于3DS-IC使用的新標準，該工作組由高通領銜。

　　除此之外，還有另外一個工作組也已經(jīng)在組建的過程中，該工作組將專注于“堆疊制程用單片晶圓技術”，該工作組將由應用材料公司領銜。

　　SEMI組織還透露本周早些時候3DS-IC標準委員會召開了一次會議，會議的主題是開始為3DS-IC用晶圓片制訂晶圓片參數(shù)等標準，有關的標準草案則將于明年早些時候出爐。

　　另外，去年Sematech組織還宣布建成了首個300mm規(guī)格3DIC試產產線，該產線建在紐約州立大學納米科學與工程學院下屬的奧爾巴尼納米技術研究中心內。參與Sematech 3D芯片堆疊技術項目的公司/單位有Globalfoundries,惠普, IBM, Intel,三星，臺積電，聯(lián)電以及紐約州立大學。

　　據(jù)Sematech高管Sitaram Arkalgud透露，該產線設立的主要目的是為Wide I/O產品研發(fā)出一套“參考工藝流程”，所用的TSV結構寬度為5微米，深度則為500微米。

　　席卷全球的3DIC熱潮：

　　另外一方面，去年由Sematech，SIA(Semiconductor Industry Association)以及SRC(Semiconductor Research Corp.)三大組織牽頭，啟動了另外一項與3D芯片堆疊技術有關的研究項目，該項目的目標主要是為可應用于多種場合的異質結構3D芯片互聯(lián)技術制定行業(yè)標準規(guī)范。目前加入這個項目的成員有ADI, Altera, LSI, 安森美和高通。

　　對3D芯片堆疊而言，晶圓鍵合技術所起到的作用非常關鍵。根據(jù)國際半導體技術路線圖(ITRS)的預計，2012年后應用的TSV穿硅互聯(lián)結構中的微過孔直徑將被控制在0.8-4.0微米之間。

　　美國Sematech組織在歐洲的對手IMEC也在積極研制與3D芯片堆疊有關的技術。本月早些時候，Cascade Microtech公司和IMEC宣布將就3DIC的測試方法研制項目進行合作。兩家公司將在3D TSV技術所用的量測方法方面展開緊密合作，并宣稱將在3DIC用研發(fā)及產品測試標準制定領域走在全球前列。

　　另外，法國的CEA-Leti也已經(jīng)開始啟動基于300mm晶圓規(guī)格的3DIC試產項目。CEA-Leti與意法半導體之間合作密切，同時他們還計劃與另一家硅中間互連層的廠商 Shinko Electric Industries公司展開合作。

　　亞洲方面，新加坡微電子所( Institute of Microelectronics (IME))最近也組建了一個與3D堆疊技術有關的聯(lián)盟組織，臺灣工研院(ITRI)也組建了一個類似的聯(lián)盟組織，其成員數(shù)達到了22家公司，包括聯(lián)電，思科，日月光等。

　　去年，爾必達，力成科技及聯(lián)電三家公司還宣布將合作開展基于28nm節(jié)點制程的3D芯片堆疊技術的研發(fā)。

　　賽靈思的FPGA 3D堆疊技術

　　最后，賽靈思則在去年宣布推出可將多塊FPGA核心通過3D堆疊技術集成在單片封裝中的技術，并將把這種技術應用在其28nm制程7系列FPGA產品上。有關的產品定于今年下半年上市。

　　另：

　　A5芯片側面肉眼可見上下層芯片的分界結構

　　蘋果A4/A5處理器雖然也使用了類似3D芯片堆疊的技術，但并沒有使用TSV和Interposer結構，而是采用如上圖所示的結構，直接通過Microbump實現(xiàn)內存芯片與邏輯芯片的互聯(lián)。