高分辨率時間數(shù)字轉(zhuǎn)換電路的PLD實現(xiàn)

1 引言

時間數(shù)字轉(zhuǎn)換(TDC)技術(shù)原本是實驗核物理中的課題，隨著科學(xué)技術(shù)的不斷發(fā)展，精密時間測量數(shù)字化技術(shù)在高能物理、雷達(dá)、激光和聲納測距、通信測向、遙感成像等都應(yīng)用了高分辨率的TDC技術(shù)，全數(shù)字集成電路的工藝簡單，造價較低，設(shè)計難度較小，是電路設(shè)計人員追求的目標(biāo)，因此，全數(shù)字的TDC也成為研究人員關(guān)注的問題，文獻(xiàn)[2]報道了一種全數(shù)字化的模數(shù)變換電路(ADC)，該方法本質(zhì)上是基于全數(shù)字TDC的，以0.8μm CMOS工藝在0.45mm2面積上實現(xiàn)了18位全數(shù)字的ADC，該芯片在10ks/s采樣率下可以達(dá)到12μV分辨率，非線性度為±0.1%。文獻(xiàn)[3]報道了該系統(tǒng)的TDC原理和專用集成電路(ASIC)，用1.5μm的CMAS工藝以1.1mm2面積實現(xiàn)了13位的TDC，其分辨率僅為單個門的延時時間，約0.5ns。

本文將文獻(xiàn)[3]的方法移植到PLD中，PLD包括FPGA和CPLD?？梢杂行У乜s短研發(fā)周期，提高設(shè)計靈活性和重用性，降低設(shè)計成本和流片風(fēng)險，一旦設(shè)計成功，所形成的軟核可以與工藝脫鉤，使設(shè)計重用變得十分方便。

文獻(xiàn)[3]設(shè)計的TDC用環(huán)形延遲門單元(RGDS)實現(xiàn)時間的分割，結(jié)構(gòu)如圖1。該設(shè)計采用延時門組成的環(huán)形延時單元作為時間信號的測量基礎(chǔ)，譯碼器譯碼作為低位數(shù)字輸出，后接環(huán)形計數(shù)器記錄循環(huán)次數(shù)作為高位數(shù)字輸出，最后將兩組數(shù)字合并作為測量結(jié)果輸出，有效降低了延時門的使用數(shù)量，從而減小了芯片面積。

將此方法移植到FPGA/CPLD設(shè)計中，需解決以下幾個問題：1、延時門的設(shè)計和綜合問題，2、單門電路延時時間的離散性，使各個門有相對等同的延時時間，3、考慮計數(shù)器最高工作頻率，4、對所設(shè)計電路進(jìn)行優(yōu)化，使之在滿足指標(biāo)的情況下，占用較小的芯片資源，所選用的目標(biāo)芯片經(jīng)濟(jì)適用。

本文在Altera公司的MAX系列芯片上實現(xiàn)了上述結(jié)構(gòu)的設(shè)計，仿真結(jié)果表明，在MAX系列中的MAX7000芯片可以達(dá)到的最高時間分辨率為3.5ns，硬件測試也是成功的。

2 基于RGDS的TDC系統(tǒng)工作原理

基于RGDS的全數(shù)字TDC系統(tǒng)由環(huán)形延時單元、鎖存與異或單元，編碼單元、計數(shù)和鎖存單元四部分組成，圖2是圖1中前三部分的電路原理圖[3]。RGDS部分由63個非門和一個與門組成，其中電路節(jié)點PO至P63的狀態(tài)可以反應(yīng)Pa脈沖在非門鏈中傳輸所到達(dá)的位置，該位置的檢測則由鎖存與異或單元實現(xiàn)，在通常情況下，非門的輸出和輸入是反相的，但是對于Pa信號在非門鏈中上傳輸恰好到達(dá)的那個非門來說，其輸出和輸入是同相的，異或門負(fù)責(zé)檢測非門鏈中輸出和輸入相同的那個非門，即可得知信號到達(dá)的位置，進(jìn)而計算出信號在RGDS上的傳輸時間。

計數(shù)和鎖存單元是一個7位計數(shù)器，其作用是對每一次Pa信號傳輸?shù)浇K端P63后作一次計數(shù)，采用雙邊沿計數(shù)器[4]，該計數(shù)相當(dāng)于在整個TDC過程中的"粗計數(shù)"。粗計數(shù)加上鎖存與異或單元對P0到P63之間的"細(xì)計數(shù)"，可形成一次TDC過程的完整計數(shù)。細(xì)計數(shù)的值在編碼單元形成，作為總計數(shù)的低位輸出。由于64個非門可以組成6位輸出，加上粗計數(shù)部分的高7位，組合為該TDC系統(tǒng)的13位最終輸出，由此可見，TDC系統(tǒng)的分辨率由RGDS中單個門的延時決定，而時間測量的動態(tài)范圍則主要由計數(shù)器的位寬決定，采用RGDS結(jié)構(gòu)的ASIC實現(xiàn)了1.5μm CMOS工藝13位的TDC電路，芯片面積1.1mm2，分辨率達(dá)到0.5ns。

3 TDC的PLD實現(xiàn)

將此方法移植到FPGA/CPLD設(shè)計要解決若干問題，EDA工具對任何電路綜合擴(kuò)充的是邏輯功能而非特定的電路結(jié)構(gòu)，所以很難得到所需的串聯(lián)延時門結(jié)構(gòu)，由于可編程器件內(nèi)部的布局布線不能保證延時門的一致性，將影響TDC的轉(zhuǎn)換精度，嚴(yán)重時甚至不能正常工作，另外，通用計數(shù)器的計數(shù)頻率受到多種因素的限制，過高的工作速度可能會導(dǎo)致跳碼，這也使RGDS的結(jié)構(gòu)設(shè)計受到一定限制。

3.1 環(huán)形延時單元的設(shè)計

如上所述，直接將上述ASIC設(shè)計中的環(huán)形延時單元移植到FPGA/CPLD中是不可行的，即使采用原理圖輸入的方法，經(jīng)綜合器綜合后也得不到所需要的功能結(jié)構(gòu)，原因很簡單，EDA工具做綜合時是從電路輸入和輸出的邏輯關(guān)系出發(fā)給出綜合結(jié)果，進(jìn)奇數(shù)個非門的及聯(lián)綜合為單個非門或?qū)⑴紨?shù)個非門綜合為一條連接線，從而無法生成所需的延時結(jié)構(gòu)，而本設(shè)計的目的是為了取得各級連非門之間的延時信息，所以簡單地直接移植ASIC設(shè)計中的級聯(lián)非門不能達(dá)到此目的，解決方法是將非門改稱二端口輸入的器件，例如用二輸入與門或與非門代替非門，其中一個輸入端口的聯(lián)接方式和非門時情況類似，形成串接關(guān)系，將所有門多余的輸入端口連接到高電平，此端口在仿真時還可以起到控制作用，但如果門的數(shù)量太少時，有可能發(fā)生一種情況，即在所有串接門上的延時總和小于計數(shù)器正常工作所需的最小時間，此時計數(shù)器將產(chǎn)生漏記或跳碼現(xiàn)象，使RGDS系統(tǒng)發(fā)生紊亂，而串接門的數(shù)量太多，又會使門延時時間離散的可能性增加，同時編碼器的工作速度也決定了門的數(shù)量不能太小，因此需要通過仿真取得折衷的設(shè)計。

3.2 延時門的延時離散性

與ASIC不同，設(shè)計者很難預(yù)料EDA軟件布局布線后的情況，而且各種不同結(jié)構(gòu)和性能的PLD布局布線的結(jié)果也不盡相同，因此很難預(yù)計單個門的延時時間，即使通過仿真器得到一個數(shù)據(jù)，在硬件實驗時，情況也會有所相同，而單個門的延時時間是整個系統(tǒng)精度的基本保證，所以有必要研究可資應(yīng)用的方法。

本文從三方面考慮：1、通過減少延時環(huán)電路中門電路的數(shù)量可以有效地減小門延時時間離散的可能性，盡可能選擇粗粒度的芯片，引起基本邏輯功能塊大，串聯(lián)門被配置在同一宏單元的可能性較大;3、盡可能選擇連續(xù)互聯(lián)型芯片，因其布線延時是相對固定和可預(yù)測的，可有效減小布線帶來的誤差。如上所述，串聯(lián)門的數(shù)量要在計數(shù)器和編碼器工作速度間做出平衡，按照XILINX的指標(biāo)，一個16位的計數(shù)器最小時間為4.3ns，也就是可以達(dá)到232.558MHz的計數(shù)頻率，在低于此工作頻率的條件下，決定延時門的數(shù)量一般是可靠的。

通過對MAX系列大部分芯片做RGDS系統(tǒng)兩個循環(huán)周期的仿真，除了MAX5000和MAX9000延時較長未做測試外，其外各種芯片的單門延時時間在3.4-5.1ns。本設(shè)計的RGDS采用了8個門組成的延時單元，在MAX7000芯片上實現(xiàn)分辨率為3.5ns的TDC系統(tǒng)，該系統(tǒng)中計數(shù)單元穩(wěn)定工作在34.72MHz，計數(shù)時間為28.8ns。

3.3 設(shè)計電路優(yōu)化

這是本設(shè)計不可缺少的環(huán)節(jié)，如采用MAX+plusII軟件時，優(yōu)化前RGDS單元中編碼器誤碼率高，不能正常工作，而經(jīng)優(yōu)化后，可以輸出穩(wěn)定準(zhǔn)確的數(shù)據(jù)，可見在移植本方法時設(shè)計優(yōu)化所起的作用，仍以MAX+plusII為例說明優(yōu)化的一般過程，對軟件優(yōu)化開關(guān)的設(shè)置如下：1、因本設(shè)計選用MAX系列芯片，故選擇對該芯片的多層綜合選項(Multi-Level Synthesis for Max5000/7000/9000 Device);2、在面積和速度優(yōu)化選項中，選擇對面積的優(yōu)化，使RGDS盡可能分配到同一個LAB中，3、打開"Slow Slew Rate"以降低開關(guān)噪聲，打開"XOR Synthesis"以減少芯片面積的占用。4、打開"Turbo Bit"和"Parallel Expanders"開關(guān)，以對編碼通過軟件優(yōu)化。

4 電路實現(xiàn)和仿真、測試結(jié)果

本設(shè)計以Altera公司的MAX+plus II 9.23為設(shè)計工具，在MAX系列芯片上實現(xiàn)。圖3為MAX7000系列的時序仿真結(jié)果，其中p0至p7分別為RGDS電路單個門之后的電路節(jié)點，ct1[7…0]為RGDS中各延時門電路的控制端，即所有二端口門中多余的輸入端子的互聯(lián)，RGDS正常工作時被置為高電平;rst為系統(tǒng)復(fù)位信號，q1為計數(shù)器輸出作為TDC系統(tǒng)的高13位輸出，為粗計數(shù)部分，q0為對RGDS編碼輸出，作為該TDC系統(tǒng)的低3位輸出，為細(xì)計數(shù)部分，此處還應(yīng)考慮計數(shù)器延時和RGDS編碼輸出延時之間的關(guān)系，應(yīng)盡量使其同步，避免編碼錯位。

為了解決所設(shè)計TDC的硬件測試，專門設(shè)計了一個信號控制電路，該電路的TDC可以測量信號發(fā)生器所發(fā)生的連續(xù)脈沖的脈寬，從脈寬的測量可以估算出分辨率。限于條件，硬件測量采用目標(biāo)芯片MAX7000S系列的EPM7128SLC84-15，電壓為5V。圖4是輸入脈寬和測得的計數(shù)值關(guān)系曲線，共測量了85個值。橫坐標(biāo)是SP1641B型函數(shù)信號發(fā)生器發(fā)生的信號周期(ns)，其對應(yīng)的頻率范圍為1.4-3.2MHz，縱坐標(biāo)是計數(shù)值。從圖中曲線可以看出兩者的線性關(guān)系，采用EPM7128SLC84-15的仿真結(jié)果，可以得到分辨率為9.8ns和TDC。經(jīng)測量，在85個測試數(shù)據(jù)中，測量系統(tǒng)可以分辨出4.14-4.49ns的脈寬差，說明硬件的實際分辨率高于仿真結(jié)果，圖5是圖4中信號周期從160-210ns時的放大圖，可以看出計數(shù)值無跳碼，只有很小的波動，表示設(shè)計是完全合理可行的。由于7000S是慢速電路，按照此測量結(jié)果，如果采用MAX7000系列的芯片，完全可以達(dá)到或高于仿真結(jié)果表明的3.5ns的分辨率。

通過仿真和硬件測試表明，該設(shè)計系統(tǒng)能夠準(zhǔn)確計數(shù)，各項功能均達(dá)到預(yù)期的要求，整個設(shè)計的正確性和完整性得到驗證，經(jīng)優(yōu)化后的設(shè)計，以MAX系列EPM7064LC44-7為目標(biāo)芯片的綜合報告顯示，其1250個門用了54%，轉(zhuǎn)換率最高可達(dá)3.5ns，這表明本文的設(shè)計思想和實現(xiàn)方法是可行的。

5 結(jié)語

采用8個與門電路結(jié)構(gòu)RGDS實現(xiàn)的16位TDC系統(tǒng)，才保證計數(shù)器穩(wěn)定的前提下，使RGDS中單門延時的離散可能性大大減小。本設(shè)計MAX系列芯片MAX7000上實現(xiàn)了最高分辨率為3.5ns的TDC系統(tǒng)，仿真數(shù)據(jù)和硬件測試均表明計數(shù)結(jié)果穩(wěn)定準(zhǔn)確，由于采用VHDL語言實現(xiàn)設(shè)計，所以本設(shè)計可方便地移植到其他基于PLD的設(shè)計中。

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